KR930009134B1 - 디램 셀의 커패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래이 커패시터 공정단면도.
제 2 도는 본 발명의 커패시터 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트
3, 6, 9, 11 : 산화막 4, 10 : 폴리실리콘
5 : WSix 7 : 캡 산화막
8 : 질화막 12 : Ta2O5
13 : 텅스텐
본 발명은 디램 셀의 커패시터 제조방법에 관한 것으로 특히 커패시터 기둥 윗부분의 프로파일(profile)을 완만하게 형성시키기에 적당하도록 한 것이다. 종래의 커패시터 제조방법은 제 1a 도와 같이 기판(21) 위에 게이트(22)와 산화막(23)을 형성하여 패터닝하고 (b)와 같이 전 표면에 폴리실리콘(24)을 형성한후 WSix(25)와 산화막(26)을 차례로 형성한다.
그리고 (c)와 같이 패터닝하여 캡산화막(27)을 형성하고 (d)와 같이 질화막(28)과 산화막(29)을 형성한 후 패터닝한다. 다음에 (e)와 같이 폴리실리콘(30)을 형성하고 CVD방법으로 산화막(31)을 형성한 후 에치백한다. 이어서 폴리실리콘(30)의 캡부분을 깍아내고 습식 에치로 산화막(31)을 제거한 후 (f)와 같이 Ta2O5(32)와 텅스텐(33)을 형성하여 크라운 형상의 셀을 완성한다.
그러나, 상기와 같이 종래의 커패시터 형성시 기둥의 윗부분이 너무 가파로우므로 Ta2O5(32)나 텅스텐(33)이 불균일하게 형성되기 쉽고, 이로 인하여 커패시터에 나쁜 영향을 주게 되는 결점이 있다.
본 발명은 이와같은 종래의 결점을 해결하기 위한 것으로 Ta2O5와 텅스텐을 균일하게 형성할 수 있는 커패시터의 제조방법을 제공하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제 2 도에 의하여 상세히 설명하면 다음과 같다.
먼저 (a)와 같이 기판(1)위에 게이트(2)의 산화막(3)을 형성하고 (b)와 같이 전 표면에 폴리실리콘(4)과 WSix(5) 및 산화막(6)을 차레로 형성한 후 (c)와 같이 패터닝하여 캡산화막(7)을 형성한다. 그리고 (d)와 같이 질화막(8)과 산화막(9)을 차례로 형성하고 패터닝한 후 (e)와 같이 폴리실리콘(10)을 형성한다.
다음에 CVD방법으로 산화막(11)을 형성하고 에치 백하는데 이때 산화막(11)을 폴리실리콘(10)보다 약간 낮게 진행한다. 이어서 폴리실리콘(10)의 캡부분을 에치하고 (f)와 같이 산화공정을 진행시켜 경사진 부분(y)을 산화시킨다. 또한, 습식 에치를 실시하여 경상진 부분(y)의 산화된 부분과 나머지 산화막(11)을 제거한다.
마지막으로 (g)와 같이 Ta2O5(12)와 텅스텐(13)을 형성하여 완성한다.
이상에서 설명한 바와 같은 본 발명에 의하면 커패시터 기둥 윗부분의 프로파일을 원만하게 형성하여 Ta2O5(12)와 텅스텐(13)을 균일하게 형성할 수 있어 양질의 커패시터를 제조할 수 있는 특징이 있다.
Claims (2)
- 기판(1)위에 게이트(2)를 형성하고 폴리실리콘(4), WSix(5), 산화막(6)을 차례로 형성한 후 패터닝하는 공정과, 상기 전 표면위에 질화막(8), 산화막(9)을 형성하여 패터닝하는 공정과, 폴리실리콘(10)을 형성하고 CVD 산화막(11)을 형성한 후 에치 백하는 공정과, 상기 폴리실리콘(10)의 캡부분을 에치하고 경사진부분(y)을 산화시키는 공정과, 습식 에치로 경사진 부분(y)의 산화된 부분과 산화막(11)을 제거한 후 Ta2O5(12)와 텅스텐(13)을 형성하는 공정을 차례로 실시하여서 이루어짐을 특징으로 하는 디램 셀의 커패시터 제조방법.
- 제 1 항에 있어서, 산화막(11) 에치시 폴리실리콘(10)보다 낮게 에치함을 특징으로 하는 디램 셀의 커패시터 제조방법.
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