KR930009094B1 - 전력 보존 수신기 및 그 방법 - Google Patents

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모토로라 인코포레이티드
빈센트 죠셉 로너
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Abstract

내용 없음.

Description

[발명의 명칭]
전력 보존 수신기 및 그 방법
[도면의 간단한 설명]
제 1 도는 종래 기술 수신기에 사용된 종래 기술의 POCSAG프로투컬 신호 및 전력 보존 스트로브의 도시도이다.
제 2 도는 본 발명의 수신기의 양호한 실시예의 블럭 다이어그램이다.
제 3 도는 본 발명의 여러 실시예에 제공되고 본 발명의 모든 동작의 흐름도를 도시한다.
제 4 도는 본 발명의 어드레스 검출 루틴의 제 1 실시예의 흐름도를 도시한다.
제 5a 도 및 제 5b 도는 본 발명의 어드레스 검출 루틴 제 2 실시예의 흐름도의 도시도이다.
제 6a 도 및 제 6b 도는 본 발명의 어드레스 검출 루틴 제 3 실시예의 흐름도를 도시한다.
제 7a 도 및 제 7b 도는 본 발명의 어드레스 검출 루틴의 제 4 실시예의 흐름도를 도시한다.
제 8 도는 본 발명의 제1, 제2, 제3 및 제 4 의 양호한 실시예에 대한 POCSAG정보 프레임 및 전력 보존 스트로브의 도시도이다.
[발명의 상세한 설명]
[발명의 분야]
[발명의 분야]
본 발명은 최소 하나의 소정의 신호를 동기적으로 검출하는 수신기에서 전력 보존 영역, 최소 하나의 소정의 신호 검출을 시도하는 동안 정보 신호의 수신부분에 대해 전력을 보존하기 위한 방법 및 장치에 관한 것이다.
[종래 기술의 설명]
정보 신호의 동기 검출은 영국 전기통신에서 공통적인 용어인 POCSAG(Post Office Code Standardization Advisory Group)에 의해 제안된 디지탈 신호 프로투컬에 대해 제공된다. 제 1 도는 종래 기술의 수신기에서 사용된, 일반적인 POCSAG프로투컬 신호(10), 전력 보존 스트로브(20)을 도시한다. 상기 동기 신호는 동기 코드(12a) 및 (12b)에 대응한다. 상기 동기 코드는 배치의 시초에서 발생하는 미리 한정된 32심벌 워드이다. 상기 POCSAG프로투컬은 무선 주파수 캐리어상에 전송되며 2진 FSK를 사용하여 변조되고, 계속해서 하나의 심벌은 POCSAG프로투컬에서 하나의 2진 비트에 대응한다. 각각의 배치는 동기 코드(12)와 정보(21-28)의 8프레임을 가진다. 각각 프레임은 정보 신호에 대응한 2개의 정보 워드를 가진다. 정보 워드는 21 정보 비트 및 11패리티 비트를 가지는 32비트 2진 워드이다. 상기 정보 워드는 하나의 익스트라패리트 비트를 가지는 31, 21, 연장된 BCH워드처럼 구성된다.
제 1 도의 영역(30)은 신호가 전송되지 않은 때의 시간을 표시한다. 상기 POCSAG신호는 프리엠블(32)에서 시작한다. 상기 제 1 배치(batch)는 제 1 동기 코드(12a)에서 시작한다. 상기 시간 스파닝 간격(30, 32, 12a)동안에, 상기 수신기는 기술로 잘 공지된 처리를 사용하여 라인(20)의 영역(52)에 의해 표시된 바와같은 동기 획득 처리를 수행한다. 동기 획득 후에, 상기 수신기는 배칭 디코딩 처리를 시작하는 반면 상기 수신기는 미리 할당된 프레임내에서 정보를 디코드한다. 상기 프레임내의 정보 워드는 상기 수신기에 대해 할당된 소정 어드레스와 매칭되는 어드레스를 포함하며, 상기 수신기 변경에 응답한다. 상기 프레임내의 정보 워드는 다른 페이저, 또는 어드레스와 함께 결합된 메세지 데이타, 또는 아이들 코드 워드를 포함한다.
제 1 도의 수신기 동작은 프레임(4)에 미리 할당되게 취한다. 간격(52)의 단부에서 획득된 동기를 가지며, 상기 수신기는 간격(53a)동안 전력을 보존한다. 상기 수신기는 프레임(4)내의 정보를 디코드하기 위해 간격(54a)동안 고전력 모드로 동작한다. 간격(55a)동안, 상기 수신기는 간격(56b)가 될때까지 저전력 모드로 동작하는 반면 상기 수신기는 간격(56b)이 될때까지 모드로 동작하며 상기 수신기는 제 2 동기 코드(12b)를 수신하기 위해 고전력 모드로서 동작한다. 상기 전력 보존 싸이클은 간격(53b, 54b) 및 (55b)에 대하여 반복된다.
간격(54a, 54b)동안의 이벤트가 더욱 자세히 도시되어 있다. 라인(10a)으로서 도시된 라인(10)으로부터의 대표적인 프레임은 2개의 32비트 정보 워드, WORD 1, 60 및 WORD 2, 62를 가진다. 상기 제 1 정보 워드(61)의 컨텐트는 1 0011 0011 0001 0001 0110 0100 0011 010이다. 상기 리딩 비트가 "1"로 되는 것은 상기 정보 워드가 데이타 워드인 것을 표시한다. 상기 제 2 정보 워드(62)의 컨텐트는 0 1101 0010 1100 1010 1100 0000 0011 011이다. 리딩 비트가 "0"으로 되는 것은 상기 정보 워드가 어드레스 워드인 것을 표시한다. 라인(64)는 상기 수신기의 소정 어드레스의 예를 도시한다. 상기 어드레스는 0 0101 0011 1000 1010 1100 1011 1111 000이다.
상기 예에서 상기 수신기는 단일 어드레스를 가진다. 상기 수신기의 어드레스는 시각 비교가 정보 워드가 수신기 어드레스 사이에서 되도록 WORD 1, 60에서 도시되고 WORD 2, 62하에서 반복된다. 상기 정보 워드가 수신기 어드레스와 어울리지 않는다는 것은 주목할만한 일이다. 정보 워드와 수신기 어드레스 사이에서 "☆"심벌(66)라인이 되며, 비트를 표시하며 여기서 상기 정보 워드의 컨텐트는 상기 수신기 어드레스 컨테트와 다르게 된다. 제 1 워드에서, 차가 비트 위치(1, 3, 4, 10, 13, 14, 16-18, 20, 22-27), (30) 및 (32)에서 발생한다. 상기 제 2 워드에서, 비트차가 비트(2, 9, 11, 22, 24-27, 31, 32)에서 발생한다. 라인(20a)은 2개의 정보 워드 동안의 전력 스트로브 동작을 더욱 상세하게 도시한다. 상기 전력 스트로브는 각각의 정보 워드 전체 부분에 대해 활성되는 것은 주목할만한 일이다. 상기 (32, 21)코드는 어드레스 탐색 동안 2비트 정정하기 위해 허용되며, 3개 이상의 비트차가 발견되는 경우에 따라, 상기 어드레스가 검출되지 않는다. 제 1 도의 정보워드에서, 3비트 차는 WORD 1의 4번째 비트 및 WORD 2의 11번째 비트후에 발견된다. 그러므로, 종래 기술의 수신기는 전체 32 비트 정보 워드에 대하여 활성적으로 남아 있는다.
디지탈 페이징 시스템의 연속 성장과 함께, 페이징 수신기의 감소 사이즈, 배터리 및 연속적인 배터리 능력은, 가능할때마다 전력 보존에 대해 바람직하게 된다. 수신기 기술이 진보하여 부가적 전력 보존 기술 가능성이 있는 스위칭 수신기 ON용으로 제공된 수단을 가진다. 부가적 전력 보존은 상기 정보 워드 부분동안 전력 보존에 의해 실현된다.
[발명의 요약]
본 발명의 목적은 동기적인 정보 신호의 제 1 부분을 검출하고 상기 제 1 부분이 거의 소정의 신호의 제 1 부분과 동일하지 않은 경우의 제 2 부분용 전력을 보존하기 위함이다.
본 발명의 또 다른 목적은 상기 제 1 부분이 상기 소정 신호의 제 1 부분과 동일한 경우에 제 2 부분을 검출하기 위해 제 2 부분에 대해 전력 보존을 억제하기 위함이다.
본 발명의 또 다른 목적은 다수의 정보 신호 수신용으로 타이밍 레퍼런스를 제공하기 위해 동기 신호를 갖는 전송 신호를 수신하는 동안 전력을 소비하는 감소된 전력 수신기를 제공하기 위함이며, 각각의 정보 신호는 다수의 부분으로 분할된다. 상기 수신기는 상기 동기 신호를 검출하고 정보 신호 발생의 타이밍 신호 표시 발생을 위한 전송 신호에 응답한 동기 수단을 구비한다. 상기 수신기는 또한 상기 정보 신호의 제 1 부분을 검출하고 소정 신호의 제 1 대응 부분과 동일하지 않은 제 1 부분에 응답하여 제 1의 비검출 신호발생을 위한 전송신호 및 타이밍 신호에 응답한 제 1 검출수단을 구비한다. 그리고 상기 수신기는 상기 정보 신호의 다음 부분에 대해 상기 수신기 전력 소비 감소를 위한 제 1 비검출 신호에 응답한 전력 보존 수단을 구비한다.
[양호한 실시예 설명]
제 2 도는 본 발명의 양호한 실시예의 블럭 다이어그램을 도시한다. POCSAG변조 신호는 안테나(72)를 통해 페이징 수신기(70)에 기입되며 수신 수단(74)에 의해 수신되고 복조된다. 복조 신호에 대한 동기는 취득 수단(76)동기에 의해 얻어진다. 따라서, 타이밍, 타이밍 및 제어수단(78)의 제어하에서, 어드레스 검출수단(80)은 적당한 시간에서 인에이블된다. 상기 어드레스 검출기는 상기 수신기에 미리 할당된 어드레스를 매칭하는 최소한 하나의 어드레스 존재를 검출한다. 미리 할당된 어드레스 코드 플러그(98)에 기억된다. 상기 수신기의 어드레스가 발견되는 경우에, 교류 발생기(82)가 활성되며, 오디오 신호는 변환기(94)에 의해 발생된다. 덧붙이면, 타이밍 및 제어 수단에 응답하여 상기 동기 유지 수단(86)은 공지된 수단으로 동기 유지를 제공하기 위해 동기 코드 예측 발생에 일치하여 활성화된다.
상기 어드레스 검출수단(80)은 비트 샘플링 시간과 상기 타이밍 및 제어수단(82)으로부터의 정보 워드 경계를 표시하는 타이밍 신호를 수신한다. 상기는 페이저에 할당된 프레임으로 각각 정보 워드의 제 1 비트에서 검출되어 동기적으로 시작하기 위해 상기 어드레스 검출기를 인에이블 한다. 상기 어드레스 검출기는 정보 워드의 제 1 부분을 포함하는 다수의 비트를 수신하며 상기 정보 워드는 각각의 어드레스에 대해 거의 동일하지 않은 경우에 결정된다. 모든 그러한 어드레스가 거의 검출되지 않은 경우에, 어드레스 검출 수단(80), 신호 타이밍 및 제어수단(78)은, 정보 워드의 존속에 대해 전력을 보존하기 위해 전력 보존 수단(88)을 발생한다. 전력 보존 수단(88)은 또한 공지된 수단으로 동기 코드 및 수신기 프레임 사이의 간격 동안에 전력을 보존하기 위한 타이밍 및 제어 수단에 의해 조정된다. 제 1 부분내의 다수의 비트는 본 발명의 실시예에 의존한다. 도시된 실시예에서 제 1 부분은 미리 결정되거나 또는 변화하며, 제 1 및 제 2 부분을 사용하는 실시예 또한 도시되어 있다.
(80) 내지 (88)의 함수 블럭은 하드웨어 회로로 실행된다. 그러므로, 상기 양호한 실시예는 해치 라인에 의해 표시된 바와같은 호스트 마이크로 컴퓨터(99)내에서 동작하는 소프트웨어 루틴을 갖는 프로그램에서 이들 함수 블럭을 실행한다. 모토로라 MC146805H2마이크로 컴퓨터나 같은 호스트 마이크로 컴퓨터는 함수 블럭(80) 내지(88)을 쉽게 실행할 수 있으며 양호한 호스트 마이크로 컴퓨터이다. 명세서는 수신기를 제어하는 수신기, 디코드 전송 신호로 마이크로 컴퓨터와 함께 기술에 숙련된 사람에게 인에이블하는 기술로 잘 공지되어 있으며 여기에 기술된 바와같은 발명으로 구성된다. 그러한 명세서는 데이비스 등의 1985년 5월 21일자 미합중국 특허출원 제 4,518,961호, 델루카 등의 1987년 3월 10일자 미합중국 특허출원 제 4,649,583호의 델루카의 1988년 7월 5일자 미합중국 특허출원 제 4,755,816호에 포함하며 참고 번호에 의해 상호 결합되어 있다.
제 3 도는 본 발명의 양호한 실시예의 전체 동작 흐름도를 도시한다. 마이크로 컴퓨터(99)는 프로그램을 실행하며, 상기 출력은 본 발명을 실행한다. 상기 수신기 동작에 대해 상기 마이크로 컴퓨터에 의해 실행된 함수는 다수이며 기술로 잘 공지되어 있다. 오직 본 발명의 명세서용으로 필요한 이들 함수는 여기에 상세히 설명되어 있다.
상기 프로그램은 단계(100)에서 시작하며 순차로 전력이 인가된다. 상기 프로그램은 POCSAG신호에 대한 동기화 및 POCSAG용으로 탐색하는 동기 취득 루틴(102)로 진행된다. 단계(104)에서 제 1 동기 코드는 POCSAG신호에 대한 동기를 표시한다. 단계(102) 및 (104)는 상기 POCSAG신호에 대한 동기가 이루어질 때까지 수행된다.
동기되자마자, 상기 프로그램은 단계(106)로 진행되며 여기서 전력은 상기 수신기 장체 프레임이 될때까지 보존된다. 상기 전력 보존은 상기 수신 수단(74) 또는 마이크로 컴퓨터(99), 또는 다른 저전력 모드의 수신기 회로중 하나로 동작하는 것을 포함하며 전력 보존 수단(88)에 의해 수행된다.
다음에, 단계(108)에서, 상기 수신기는 제 1 정보 워드내의 수신기 어드레스중 최소한 하나를 검출하기 위해 프레임내의 제 2 정보 워드의 최소의 부분에 대해 고전력 모드로 동작한다. 상기 수신기 어드레스가 발견되는 경우에, 교류가 발생한다.
다음에, 단계(109)에서, 상기 수신기는 제 2 정보 워드내의 수신기 어드레스 중 최소한 한부분을 검출하기 위해 프레임내의 제 2 정보워드의 최소한 부분에 고정력 모드로 동작한다. 수신기 어드레스가 발견되는경우에 오류가 발생한다.
다음 단계(110)에서, 전력은 다음 동기 코드일때까지 보존된다. 단계(112)에서 동기 유지 루틴이 수행된다. 동기 유지는 기술로 잘 공지되어 처리된다. 상기 동기 유지 루틴 동안에, 상기 수신기는 동기 코드를 검출하기 위해 고전력 모드로 동작한다. 상기 동기 유지 루틴의 하나의 결과는 동기가 유지되거나 전송 신호가 끝나는 것중 하나를 결정한다.
단계(112)완성후에, 상기 프로그램은 그때 상기 동기 유지 루틴 결과를 결정하기 위해 단계(114)로 진행한다. 상기 결정이 동기가 유지되도록 구성되는 경우에, 상기 프로그램은 단계(106)로 리턴하며 그것에 의해 POCSAG신호 디코딩을 계속한다. 그러므로, 상기 결정이 동기가 유지되지 않도록 구성되는 경우에, 상기 프로그램은 동기를 취득하기 위해 단계(102)로 돌아간다.
따라서, 동기 취득의 전체 흐름, 어드레스 검출 및 동기 유지가 도시된다. 상기는 전력 보존이 상기 어드레스 검출 루틴의 부분 동안 수행되어 시작된다. 제 4, 5, 6 및 7 도는 어드레스 검출 동안에 전력 보존하는 4개의 실시예를 도시한다.
제 4 도는 본 발명의 제 1 양호한 실시예를 도시한다. 제 4 도의 흐름도는 어드레스 검출 동안의 전력이 보존되는 수신기 동작을 자세하게 설명한다. 상기 루틴은 단계(120)에 기입되며 제 3 도의 단계(108) 또는 (109)중 하나와 동일하다. 상기 동기 코드에 의한 신호에 대해 막 동기된 페이저는 단계(122)에서 정보 워드의 제 1 의 8비트를 수신한다. 이들 비트는 수신된 POCSAG프레임에서 검출된 코드 플러그내의 각각 제 1 의 8개의 비트 어드레스와 비교된다. 다수의 어드레스는 페이저로 변화 가능하며 보통은 페이저 사용자에 의해 요구된 메세지 기능에 의존한다. 페이저는 하나에서 16개의 어드레스까지 프레임으로 할당된다. 페이저가 단일 어드레스를 갖는 경우에, 수신된 제 1 의 8개의 비트는 상기 단일 어드레스의 제 1 의 8개 비트와 비교되며, 반면 상기 페이저가 프레임에서 검출 가능한 16개의 어드레스를 갖는 경우에, 상기 수신된 제 1 의 8개의 비트는 상기 16개 어드레스의 제 1 의 8개 비트와 비교된다.
상기 비교를 한 후에, 상기 프로그램은 각각의 어드레스에 대한 차의 최대 넘버가 초과되지 않는 경우를 체크하기 위해 단계(124)로 진행된다. 3비트가 어떤 어드레스의 차보다 적은 경우에, 상기 차의 최대 넘버는 초과되지 않으며 상기 프로그램은 정보 워드의 마지막 24비트를 수신하기 위핸 단계(126)로 진행된다. 상기 마지막 24비트는 32비트 정보 워드를 형성하기 위해 제 1 의 8비트와 조합된다. 상기 조합된 32비트 정보 워드는 프레임에서 수신 가능한 32비트 어드레스 각각과 비교된다. 상기 비교가 수행된 후, 상기 프로그램은 각각의 어드레스에 대해 차의 최대 넘버가 초과하지 않는 경우를 체크하기 위해 단계(128)로 진행된다. 3비트가 어떤 다른 어드레스보다 적은 경우에, 차의 최대 넘버가 초과되지 않고 어드레스는 디코드된다. 상기 프로그램은 어드레스가 디코드되는 것을 표시하기 위해 단계(128)로 진행된다. 상기 표시는 어드레스에 따르는 메세지를 계속해서 수신하거나 교류 처리를 시작하기 위해 마이크로 컴퓨터내의 다른 여러 루틴에 의해 사용되며, 상기 처리는 둘다 기술로 공지되어 있으며 본 발명의 명세서에 대해서는 필요하지 않다.
어드레스를 결정하기 위해 사용된(32, 21) 반전성 기술은 동시에 하나 이상의 어드레스 디코딩을 방해한다. 상기 반전성 발생 알고리즘은 각각의 유효 어드레스와 다르게 최소 5개의 비트를 강제한다. 계속해서 수신된 정보 워드 및 튜르된 어드레스 워드 사이에서 3개의 비트차보다 적은 단계(129)요구에 대하여, 오직 하나의 어드레스가 검출된다. 차는 전송 에러용으로 정정하기 위해 어드레스 수신용으로 제공되며 약한 전송 신호 또는 전송 신호를 가지고 또다른 RF신호 간섭으로부터 발생한다. 그러한 위치는 인버트되어 수신된 정보 워드내에서 발생된다. 3개의 비트차보다 적은 요구는 인버트되어 수신된 수신 정보 워드로 2개의 비트를 허용하는 반면 계속해서 어드레스 검출용으로 제공된다.
단계(124)를 참고하여, 차의 최대 넘버가 각각의 어드레스에 대해 초과하는 경우에, 상기 프로그램은 상기 정보워드의 나머지 24비트에 대해 전력을 보존하기 위해 단계(130)로 진행된다. 보존 전력은 페이저의 수신기 부분 및/또는 마이크로 컴퓨터의 전력 소비 감소 및/또는 다른 지지 회로를 디스테이블링하는 것을 포함한다. 전력 보존은 단계(124)에서 신뢰할만하게 수행되며, 매 32 비트 어드레스에 대해 다수의 수락 가능한 차는 제 1 의 8비트에서 초과된다. 전력 보존 후에, 상기 프로그램은 어드레스가 디코드되지 않는 마이크로 컴퓨터내에서 다른 부틴 동작에 대해 표시하기 위해서 단계(132)로 진행한다. 단계(132)는 또한 어드레스가 수신된 정보워드로부터 3개의 비트 차보다 적게 갖지 않는 경우에 단계(128)로부터 도달된다. 단계(128) 또는 (132) 중 하나로부터, 상기 루틴은 상기 출구(314)를 통해 제 3 도의 호출 프로그램으로 돌아간다.
제 4 도는 페이징 신호에 대해 동기된 수신기를 도시하며 정보 워드를 가지고 소정의 어드레스를 수신하고 검출하기 위해 어드레스 검출 루틴을 수행한다. 상기 어드레스 검출기는 동기적으로 상기 정보 워드의 제 1 부분인 제 1 의 8비트를 수신하며, 각 어드레스 대응 제 1 부분의 다수의 비트차가 3보다 적은 경우에 비교된다. 아닌 경우에, 상기 어드레스 검출기는 상기 정보 워드의 나머지 부분, 마지막 24비트를 수신하며, 어드레스를 검출하기 위해 제1 및 마지막 부분을 조합한다. 그러므로, 매 어드레스가 제 1 부분에서 3개 이상의 비트차를 가질 때, 전력은 상기 정보 워드의 마지막 부분에 대해 보존된다.
제 5 도는 본 발명의 제 2 실시예를 도시한다. 제 4 도의 단계(120, 122, 124)에서처럼, 상기 루틴은 단계(160)에 기입되며, 여기서 8비트, 정보워드의 제 1 부분은 단계(162)에서 코드 플러그로 어드레스의 제 1 부분에 수신되고 비교되며 각각의 어드레스를 가진 3개의 비트차보다 적은지를 단계(164)에서 체크한다. 단계(162, 164)는 제 1 검출 수단을 효과적으로 형성한다. 어떤 어드레스가 3개의 비트차보다 적은 경우에, 상기 프로그램은 부가적 8비트를 수신하기 위해 단계(166a)로 진행된다. 이는 정보 워드의 제 2 부분에 대응한다. 상기 정보 워드의 제 2 부분은 각각 어드레스의 제 2 부분과 비교된다. 그때 단계(168)에서, 각각의 어드레스의 제 2 부분은 상기 정보 워드의 제 2 부분 사이에서 3개 비트차보다 적게 되는 것을 체크한다. 단계(166, 168)는 제 2 검출수단을 효과적으로 형성한다. 3개 비트보다 적은 것이 최소한 하나의 어드레스와 다를때, 상기 프로그램은 상기 마지막 16비트, 정보 워드의 제 3 부분을 수신하기 위해 단계(170)로 진행하며 상기 제1, 제2 및 제 3 부분을 32비트 정보 워드로 형성하기 위해 조합한다. 상기 정보 워드는 각각 32비트 어드레스에 대하여 비교된다. 그때 제 4 도의 단계(128, 129)에서처럼, 제 5 도의 단계(172, 174)에서, 어드레스는 어드레스와 정보 워드 사이에서 3개 비트차보다 적은 경우에 검출되며 대응 표시가 만들어진다.
단계(164)를 참고로 하여, 어드레스가 3개 비트차보다 적지 않은 경우에, 상기 프로그램은 상기 정보의 제 2 부분에 대해 전력을 보존하기 위해 단계(176)로 진행된다. 그때 상기 프로그램은 다음 16비트로 정보 워드의 제 3 부분에 대해 전력을 보존하기 위해 단계(178)로 진행한다. 단계(178)는 어떤 어드레스의 제 2 부분이 정보 워드로부터 3비트 차보다 적지 않을 때 단계(168)로부터 도달된다. 단계(176, 178)에서 전력 보존 수단은 제 4 도에 단계(130) 전력 보존 수단에 대응한다. 상기 프로그램은 어드레스가 검출되지 않는 것을 표시하기 위해서 제 4 도의 단계(132)에 대응한 단계(180)로 진행된다. 단계(174) 또는 (180)중 하나로부터, 상기 루틴은 출구(182)를 통해 제 3 도의 호출 프로그램에 돌아간다.
제 5 도는 전송 신호에 대한 동기된 수신기를 도시하며 정보워드를 갖고 소정의 어드레스를 검출하고 수신하기 위해 어드레스 검출 루틴을 수행한다. 상기 어드레스 검출기는 동기적으로 정보 워드의 제 1 부분, 제 1 의 8비트를 수신하여, 모든 어드레스의 대응 제 1 부분의 다수의 비트 에러가 3보다 적은 경우에 비교한다. 아닌 경우에, 상기 어드레스 검출기는 정보워드의 제 2 부분, 제 2 의 8비트를 수신하며, 모든 어드레스의 대응 제 2 부분의 다수의 비트차가 3보다 작은 경우에 비교한다. 아닌 경우에, 상기 어드레스 검출기는 정보 워드의 제 3 부분, 마지막 16비트를 수신하며, 어드레스를 검출하기 위해 제1, 제2 및 제 3 부분을 조합한다. 그러므로, 제 1 부분 다음에 어드레스가 3비트 차보다 적지 않은 경우에, 전력은 나머지 제 2 및 제 3 부분에 대해 보존된다. 더구나 제 2 부분동안 어드레스가 3비트 차보다 적지 않으면, 전력은 나머지 제 3 부분에 대해 보존된다.
제 6 도는 본 발명의 제 3 실시예를 도시한다. 제 6 도의 단계는 제 6 도의 단계(166b)를 제외하고 제 5 도의 단계와 동일하다. 제 6 도의 실시예에서 제 2 부분을 수신하자마자 제 1 부분을 가진 제 2 부분을 조합하며 그때 각각의 어드레스의 조합된 제1 및 제 2 부분을 가지고 정보 워드의 조합된 제1 및 제 2 부분을 가지고 정보 워드의 조합된 제1 및 제 2 부분을 비교한다. 제 5 도의 단계(166)에서 대응단계는 제1 및 제 2 부분과 조합되지 않는다. 상기 나머지 동작은 제 5 도의 동작과 동일하며, 전력 보존은 정보 워드의 수신 동안에 이루어진다.
제 6 도는 전송 신호에 대해 동기화된 수신기를 도시하며 정보 워드를 가지고 소정의 어드레스를 수신하고 검출하기 위한 어드레스 검출 루틴을 수행한다. 상기 어드레스 검출기는 동기적으로 정보 워드의 제 1 부분, 제 1 의 8비트를 수신하며, 모든 어드레스의 대응 제 1 부분의 다수의 비트가 3보다 적은 경우에 비교한다. 아닌 경우에, 상기 어드레스 검출기는 정보 워드의 제 2 부분, 제 2 의 8비트를 수신하며, 제1 및 제 2 부분을 조합하며 모든 어드레스의 대응 제1 및 제 2 부분의 다수의 차가 3보다 적은 경우에 비교한다. 아닌 경우에, 상기 어드레스 검출기는 정보 워드의 제 3 부분, 마지막 16비트를 수신하며 어드레스를 검출하기 위해 제1, 제2 및 제 3 부분을 조합한다. 그러므로 제 1 부분 다음에 어드레스가 3비트차보다 적게 되지 않는 경우에, 전력은 나머지 제2 및 제 3 부분에 대해 보존된다. 더구나, 어드레스가 조합된 제1 및 제 2 부분 다음에 3비트차보다 적지 않은 경우에, 전력은 나머지 제 3 부분에 대해 보존된다.
제 7 도는 본 발명의 제 4 실시예를 도시한다. 상기 루틴은 제 3 도의 단계(108) 또는 (109)중 하나와 동일하게 단계(200)로 기입된다. 상기 동기 코드에 의한 신호에 대해 동기화된 페이저는 단계(202)에서 정보 워드의 제 1 의 2비트를 수신한다. 상기 프로그램은 정보 워드의 다음 비트를 수신하기 위해 단계(204)로 진행되며 단계(202)에서 수신된 종래 2비트를 가지고 조합한다. 단계(202) 및 (204)는 3비트의 최대 넘버를 가진 정보 워드의 제 1 부분에 설정된다. 단계(204)에서, 상기 정보 워드의 제 1 부분은 각각의 어드레스의 대응 제 1 부분과 비교된다. 상기 프로그램은 어떤 어드레스의 제 1 부분이 상기 정보 워드의 제 1 부분을 가지고 3비트차보다 적은 경우를 결정하기 위해 단계(208)로 진행한다. 아닌 경우에, 상기 프로그램은 정보 워드의 24비트가 수신되는 경우를 체크하기 위해 단계(206)로 진행한다. 아닌 경우에, 상기 프로그램은 상기 정보 워드의 다음 비트를 수신하기 위해 단계(204)로 돌아가며 각각 어드레스의 대응 부분을 가지고 정보 워드의 새로운 조합 부분을 비교하며 수신된 종래 비트를 가지고 그것을 조합한다. 상기 단계(206)은 반복된다 단계(204), (206) 및 (208)은 24비트의 데이타가 수신되거나, 또는 어드레스가 3보다 작지 않을 때까지 비트 바이 비트에 기초하여 반복된다. 이들 단계는 비트 바이 비트가 구성되는데 대해 24 다수 비트를 제한한다. 24비트 다음에, 어떤 어드레스는 3비트차보다 적게 되며, 상기 프로그램은 상기 정보 워드의 마지막 8비트를 수신하기 위해 단계(210)로 진행되고 완전한 32비트 정보 워드를 형성하기 위해 24비트를 가지고 마지막 8비트를 조합한다. 상기 비트 정보 워드는 그때 각각의 어드레스와 비교된다. 상기 프로그램은 어떤 어드레스가 3비트차보다 작은 경우를 체크하기 위해 단계(212)로 진행되며, 단계(214)는 제 4 도의 단계(129)에서처럼 검출된 어드레스를 표시한다.
단계(206)를 참고하여, 상기 비트 바이 비트 비교동안 어떤 시간인 경우에, 어드레스는 3비트차보다 적게 되지 않으며, 상기 프로그램은 지연을 위해 단계(216)로 진행한다. 상기 지연은 전력 보존 절차를 시작하기 위해 상기 마이크로 프로세서에 의해 사용된 하나의 비트 지연이 되며, 간격 타이머 또는 다른 하우스 키핑 기능을 조절한다. 상기 단계(216)의 지연 또한 제거된다. 상기 프로그램은 그때 정보워드의 나머지 비트에 대한 전력을 보존하기 위해 단계(218)로 진행한다. 상기 프로그램은 그때 제 4 도의 단계(132)에서처럼 어드레스가 발견되지 않는 것을 표시하기 위해 단계(220)로 진행된다. 상기 단계는 또한 단계(212)의 부극성 결과로부터 기입된다. 상기 단계(214) 또는 (220)중 하나로부터, 상기 루틴은 출구(222)를 통해 제 3 도의 호출 프로그램에 돌아간다.
단계(202) 및 (204)에 의해 결정된 다수의 최대 수신 비트는 양호하게 최대로 되며, 상기 최대 넘버는 1이상의 값으로 변화하는 반면 계속 본 발명의 범위내에 남아 있는다. 계속해서, 단계(208)에 의해 결정된 다수의 최대 비트는 양호하게 최대로 되며 상기 정보 워드내의 다수의 비트보다 적은 값으로부터 변화하는 반면 계속 본 발명의 범위내로 남아 있는다.
제 7 도는 페이징 신호에 동기화된 수신기를 도시하며 정보 워드를 가지고 소정의 어드레스를 수신하고 검출하기 위해 어드레스 검출 루틴을 수행한다. 상기 어드레스 검출기는 동기적으로 정보 워드의 제 1 부분과, 최소 3비트를 가진 제 1 부분을 수신하며 각각 어드레스의 대응 제 1 부분의 다수의 비트차가 3보다 적은 경우에 비교된다. 어떤 어드레스가 3보다 적은 차를 가진 경우에, 상기 어드레스 검출기는 제 1 부분이 최대 다수 비트에 도달되거나 어드레스가 3비트차보다 적지 않은 경우중 하나로 될 때까지 제 1 부분 비트 바이비트를 연장하는 것처럼 관측된다. 상기 최대 다수 비트가 도달될 때, 상기 정보 워드의 나머지 비트는 수신되고 어드레스 검출에 대해 종래에 수신된 비트와 함께 조합된다. 어드레스가 3비트차보다 적지 않은 경우에, 지연후에, 전력은 정보 워드의 나머지에 대해 보존된다.
제 8 도는 본 발명의 제 4 실시예의 어드레스 검출동안의 전력 스트로브 동작을 도시한다. 라인 10a, WORD 1, 60 및 WORD 2, 62 및 수신기 어드레스 64 및 "*"심벌(66)은 WORD 1과 어드레스 사이의 차를 표시하며 WORD 2 및 어드레스는 제 1 도에 도시된 것과 동일하다. 라인(240)은 신호(10a)를 수신하는 동안 본 발명의 제 1 실시예의 전력 보존 스트로보를 도시한다. 라인(260)은 신호(10a)를 수신하는 동안 본 발명의 제 2 실시예의 전력 보존 스트로보를 도시한다. 라인(280)은 신호(10a)를 수신하는 동안 본 발명의 제 3 실시예의 전력 보존 스트로보를 도시한다. 라인(300)은 신호(10a)를 수신하는 동안 본 발명의 제 4 실시예의 전력 보존 스트로보를 도시한다.
상기 어드레스는 이벤트(302)에서 라인(240) 내지 (300)상에 정극성 변이에 의해 표시되는 것처럼 상기 모든 실시예에서 WORD 1의 시초에서 활성된다. 상기 어드레스 및 WORD 1 사이의 2 이상의 차는 이벤트(304)에 의해 표시되는 것처럼 WORD 1의 제 4 비트후에 발생한다. 상기 제1, 제2 및 제 3 실시예는 모두 차에 대해 종래의 테스팅으로 8비트, 이벤트(306)를 수신한다. 8비트 수신후에, 제1, 제2 및 제 3 실시예는 이벤트(306)에서 라인(240, 260) 및 (280)상의 음극성 변이에 표시되는 것처럼 전력을 보존한다. 따라서 상기 제 4 실시예는 상기 3비트차가 라인(300)상의 간격(304)에서 음극성 변이에 의해 표시되는 것처럼 수신된 후에 전력 보존을 시작한다. 여기서 상기 제 4 실시예의 지연 단계(216)는 도시하지 않았다.
모든 실시예는 이벤트(312)에서 라인(240-300)상의 정극성 변이에 의해 표시되는 것처럼 WORD 2의 제 1 비트를 수신하기 위해 동시에 전력 보존이 끝난다. 상기는 실제 전력 보존의 수신기내의 회로 안정화에 대해 제공하기 위해 WORD 1 또는 WORD 2중 하나의 다소의 시작으로 끝나는 기술로 공지되어 있다. 상기 제 1 의 8비트가 수신된 후에, 오직 하나의 비트차는 이벤트(312, 314) 사이의 라인(66)상의 싱글 "*"에 의해 표시되는 것처럼 어드레스 및 정보 워드 사이에서 표시된다. 계속해서 실시예는 8비트 다음에 전력 보존을 시작하지 않는다. 더구나, 상기 제 1 실시예는 제 1 의 8비트 다음의 어떤 점에서 WORD(2)내에 전력을 보존하지 않는 테스트를 한다. 상기 제 11 비트 수신후에, 2개 이상의 비트가 다른 것에 응답하여, 상기 제 4 실시예는 이벤트(316)에서의 라인(300)상의 음극성 변이에 의해 표시된 것처럼 전력 보존을 시작한다. 이벤트(318)에서, WORD 2의 제 2의 8비트가 수신된다. 제 3 실시예는 하나의 비차가 제 1의 8비트에 표시되고 2개의 비트차가 제 2 의 8비트 사이에서 표시하는 것을 결정한다. 2개 이상의 비트차는 제 6 비트가 수신된 후에 표시되며, 상기에 응답하여, 상기 제 3 실시예는 이벤트(318)에서 라인(280)상의 음극성 변이에 의해 표시되는 것처럼 전력 보존을 시작한다. 상기 제 2 실시예는 오직 2개의 비트차가 제 2의 8비트동안 발생하기 때문에 이벤트(318)에서 전력 보존을 시작하지 않으며, 요구된 3비트차보다 적다. 하나의 부가적 비트차가 제 2 의 8비트에서 발생하는 경우에, 상기 제 2 실시예는 이벤트(318)에서 또한 전력 보존을 시작한다. 상기 제1 및 제 2 실시예는 종래의 수신기처럼, WORD 2의 단부, 이벤트(320)에서 전격 보존을 시작한다.
본 발명의 명확한 많은 부가적 수정 및 변형은 상술된 기술에서 쉽게 가능해진다. 어떤 수정은 8비트처럼 한정되어 도시된 제 1 부분 및 제 2 부분의 소정을 포함하며, 어떤 많은 비트는 상기 부분의 크기가 정보 워드보다 작게 되는 한, 본 발명의 범위내에 남아 있는 동안 사용된다. 3비트보다 작은 것은 모든 실시예에서 어드레스 검출을 계속하기 위해 도시되어 있다. 상기 3비트값은 계속해서 본 발명의 범위에 있는 동안 정보 워드 구조와 결합된 패리트용으로 제공된 하나의 값으로부터 변화한다. 또한 상기 32, 21 구조보다는 다른 구조가 사용된다. 본 발명은 POCSAG 신호 시스템에서 동작하기 위해 도시되어 있으며, 다른 신호 시스템에 공급되며 동기적으로 어드레스 부분을 검출한다. 2진 FSK 변조 계획이 도시되어 있으며 여기서 심벌은 2진 비트에 대응하며, 다른 변조 계획은 심벌로 단일 또는 멀티플 비트를 제공하며 본 발명의 범위에 있는 동안 사용된다. 따라서 상기는 보정된 청구범위내에 있는 것으로 간주되며, 본 발명은 여기에 상술된 것보다는 다르게 실행된다.

Claims (16)

  1. 동기 신호 및 다수의 정보 신호를 구비하며, 각각의 정보 신호는 최소 하나의 2진 비트 신호를 포함하는 다수의 부분을 가지며 전송 신호를 수신하기 위한 전력 감소 수신기에 있어서, 동기 신호를 검출하고 다수의 정보 신호중 하나의 발생을 표시하는 타이밍 신호 발생을 위해 전송 신호에 응답한 동기 수단과 ; 상기 다수의 정보 신호중 하나의 다수 부분의 제 1 부분을 디코딩하고 그로부터 최소한 하나의 비트를 포함하는 제 1 디지탈 워드를 발생하기 위한 디코딩 수단과, 최소한 하나의 소정의 디지탈 워드를 기억하기 위한 메모리 수단을 구비하며, 각각 최소한 하나의 소정의 디지탈 워드는 최소한 하나의 비트를 구비하는 다수의 부분을 가지며 ; 상기 최소한 하나의 디지탈 워드의 대응 제 1 부분에 대해 제 1 디지탈 워드를 비교하고 상기 제 1 디지탈 워드가 각각의 제 1 부분의 대응 비트와 다른 N비트 이상을 포함하는 경우에 제 1 비검출 신호를 발생하기 위해 타이밍 신호에 응답한 비교 수단을 구비하며, 여기서 N은 제로보다 큰 정수이며, 상기 다수의 정보 신호중 하나의 다음 부분에 대해 수신기의 전력 소비를 감소하기 위해 제 1 비검출 신호에 응답한 전력 보존 수단을 구비하는 전력 감소 수신기.
  2. 제 1 항에 있어서, 상기 디코딩 수단은 상기 다수 정보 신호중 하나의 제 1 부분을 디코드하며, 상기 제 1 부분은 다수의 정보 신호중 하나의 제 1 의 8비트를 포함하며, N은 2인 전력 감소 수신기.
  3. 제 1 항에 있어서, 상기 제 1 의 디지탈 워드와 상기 최소한 하나의 소정의 디지탈 워드의 제 1 부분은 최소 비트 넘버를 포함하며, 상기 디코딩 수단은 제1 또는 제 2 비검출 신호가 상기 비교수단에 의해 발생되지 않는 경우에 상기 정보 신호중 하나의 다수 부분의 다음 부분을 디코드하며 각각 상기 제 1 디지탈 워드와 상기 정보 신호중 하나의 디코드된 다음 부분을 포함하는 제 2 디지탈 워드를 발생하며, 상기 비교 수단은 최소한 하나의 소정의 디지탈 워드의 대응 제 2 부분에 대해 제 2 디지탈 워드를 비교하며, 상기 제 2 대응부분은 제 1 부분을 포함하여 제 2 디지탈 워드처럼 같은 비트 넘버를 가지며, 상기 비교 수단은 상기 제 2 디지탈 워드가 상기 제 2 대응 부분과 다른 N비트 이상을 포함하는 경우에 제 2 비검출 신호를 발생하는 전력 감소 수신기.
  4. 제 1 항에 있어서, 상기 비교 수단은 대응 비트 각각의 제 1 부분과 다르게 N비트보다 작은 것을 갖고 제 1 디지탈 워드에 응답한 검출 신호를 발생하기 위한 제 1 검출 수단과, 상기 다수 정보중 하나의 다수 부분의 제 2 부분을 디코딩하고, 상기 최소한 하나의 소정의 디지탈 워드의 대응 제 2 부분에 대해 상기 디코드된 제 2 부분을 비교하고, 상기 최소한 하나의 소정의 디지탈 워드 각각의 대응 제 2 부분의 대응 비트와 다르게 N비트 이상을 포함하는 디코드된 제 2 부분에 응답한 제 2 비검출 신호 발생을 위해 검출 신호에 응답한 제 2 검출 수단을 구비하며, 상기 전력 보존 수단은 상기 제 2 비검출 신호에 응답한 다수의 정보 신호중 하나의 다음 부분에 대해 수신기 전력 소비를 감소시키는 전력 감소 수신기.
  5. 제 1 항에 있어서, 상기 비교 수단은 상기 제 1 부분의 각각의 대응 비트와 다르게 N비트보다 적게 제 1 디지탈 워드에 응답한 검출 신호를 발생하기 위한 제 1 검출 수단과 ; 상기 다수 정보 신호중 하나의 다수의 제 1 부분과 조합된 제 2 부분을 디코딩하고, 상기 최소한 하나의 소정의 디지탈 워드의 제 1 부분과 조합된 대응 제 2 부분에 대해 상기 제 1 부분에 조합된 디코드된 제 2 부분을 비교하고, 상기 최소한 하나의 소정의 디지탈 워드의 제 1 부분에 조합된 상기 대응 제 2 부분 각각의 대응 비트와 다르게 N비트 이상을 포함하는 다수의 정보 신호중 하나의 제 1 부분에 조합된 디코드된 제 2 부분에 응답하여 제 2 비검출 신호를 발생하기 위해 검출 신호에 응답하는 제 2 검출 수단을 구비하며, 상기 전력 보존 수단은 상기 제 2 비검출 신호에 응답하여 다수 정보 신호중 하나의 다음 부분에 대해 수신기의 전력 소비를 감소시키는 전력 감소 수신기.
  6. 제 1 항에 있어서, 상기 수신기는 어드레스를 가지는 선택 호출 수신기이며 상기 소정의 디지탈 워드는 상기 선택 호출 수신기 어드레스와 대응하는 전력 감소 수신기.
  7. 제 1 항에 있어서, 상기 전송 신호는 동기 신호와 다수의 정보 신호를 가지는 정보 프로투칼을 포함하며, 상기 정보 프로투칼은 무선 주파수 캐리어상에서 변조되며, 상기 수신기는 상기 정보 프로투칼을 복조하고 수신하기 위한 복조 수단을 구비하며, 상기 복조 수단은 상기 정보 프로투칼은 복조하고 수신하는 동안 전력을 소비하며, 상기 전력 보존 수단은 상기 다수의 정보 신호중 하나의 다음 부분 동안 복조 수단을 디스에이블하는 전력 감소 수신기.
  8. 제 1 항에 있어서, 상기 디코딩 수단은 상기 정보 신호를 디코딩하는 동안 전력을 소비하며 상기 전력 보존 수단은 상기 비검출 신호에 응답한 디코딩 수단을 디스에이블하는 전력 감소 수신기.
  9. 제 1 항에 있어서, 상기 동기 수단, 상기 디코딩 수단 및 상기 비교수단은 마이크로 컴퓨터에 의해 실행되는 전력 감소 수신기.
  10. 제 3 항에 있어서, 상기 제 2 디지탈 워드가 최대 비트 넘버를 포함하는 경우에 검출 신호 발생용 신호 발생 수단을 포함하며 상기 비검출 신호는 상기 비교 수단에 의해 발생되지 않으며, 상기 최대 비트 넘버는 상기 정보 신호중 하나의 비트 넘버보다 작은 전력 감소 수신기.
  11. 제 10 항에 있어서, 상기 다수의 정보 신호 각각은 32비트를 포함하며 최대 비트 넘버는 21인 전력 감소 수신기.
  12. 전력은 다수의 정보 신호 수신을 위해 타이밍 레퍼런스 제공을 위해 동기 신호를 가지는 전송 신호를 수신하는 동안 소비되며, 각각의 정보 신호는 최소한 하나의 비트를 가지는 다수의 부분으로 분할되며, 수신기의 전력 소비 감소 방법에 있어서, 동기 신호에 대한 동기화 단계와 ; 최소한 하나의 비트를 포함하여 제 1 디지탈 워드를 발생하기 위해 동기 신호에 응답한 정보 신호의 제 1 부분 디코딩 단계와 ; 최소한 하나의 소정의 워드의 제 1 부분에 대해 제 1 디지탈 워드 비교 단계를 구비하며, 상기 최소한 하나의 소정 워드의 제 1 부분은 상기 제 1 디지탈 워드로서 같은 비트 넘버를 가지며, 상기 제 1 디지탈 워드가 최소한 하나의 소정 신호의 제 1 부분과 다르게 N이상을 포함하는 경우에 상기 정보신호의 다음 부분에 대해 전력을 보존하는 단계를 구비하며, N은 제로보다 큰 정수인 전력 소비 감소 방법.
  13. 제 12 항에 있어서, 상기 제 1 부분의 비트 넘버는 미리 결정되는 전력 소비 감소 방법.
  14. 제 12 항에 있어서, 상기 정보 신호는 최소한 제1, 제2 및 다음 부분으로 분할되며, 최소한 하나의 소정신호의 제 1 부분과 다른 N비트보다 적은 것을 포함하는 상기 제 1 디지탈 워드에 응답한 최소한 하나의 비트를 포함하여 제 2 디지탈 워드를 발생하기 위한 정보 신호의 제 2 부분 디코딩 단계와 ; 상기 제 2 디지탈 워드가 최소한 하나의 소정 신호의 제 2 부분과 다른 N비트 이상을 포함하는 경우에 정보 신호의 다음 부분에 대해 전력을 보존하는 단계를 구비하는 전력 소비 감소 방법.
  15. 제 12 항에 있어서, 상기 정보 신호는 최소한 제1 및 제2 및 다음 부분으로 분할되며, 최소한 하나의 소정 신호의 제 1 부분과 다른 N비트보다 적은 것을 포함하는 제 1 디지탈 워드에 응답하여 최소한 하나의 비트를 포함하는 제 2 디지탈 워드를 발생하기 위한 정보 신호의 제 2 부분 디코딩 단계와 ; 상기 제 1 디지탈 워드와 결합된 제 2 디지탈 워드가 최소한 하나의 소정 신호의 제 1 부분에 결합된 제 2 부분과 다르게 N비트 이상을 포함하는 경우에 정보 신호의 다음 부분에 대해 전력을 보존하는 단계를 구비하는 전력 소비 감소 방법.
  16. 제 12 항에 있어서, 상기 정보 신호의 다음 부분을 디코딩하는 단계와 ; 조합된 디지탈 워드를 형성하기 위해 제 1 디지탈 워드를 가지고 상기 정보 신호의 디코드된 다음 부분을 조합하는 단계와 ; 상기 조합 디지탈 워드가 상기 최소한 하나의 소정 신호의 다음 부분과 조합하여 제 1 부분과 다른 N비트 이상을 포함하지 않는 경우에 상기 정보 신호의 다수 부분인 최대 넘버가 디코드될 때까지 모든 단계를 반복하는 단계를 구비하며, 상기 부분의 최대 넘버는 상기 정보 신호의 모든 다수 부분보다 적은 전력 소비 감소 방법.
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