KR930008904B1 - Cmos 소자 제조방법 - Google Patents

Abstract

내용 없음.

Description

CMOS 소자 제조방법

제 1 도는 종래의 공정단면도.

제 2 도는 본 발명의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형기판 2 : 패드산화막

3 : 실리콘질화막 4,4a,4b,4c : 감광제

5 : 필드산화막 6 : P웰

7 : N웰

본 발명은 CMOS 소자 제조방법에 관한 것으로, 특히 트윈 텁(Twin Tub) CMOS(Complementary Metal Oxide Semiconductor) 소자 제조방법에 관한 것이다.

종래의 트윈 텁 CMOS 제조방법은 질화막을 산화마스크로 하는 N웰 공정과 액티브 영역과 필드영역(격리영역)을 구분하는 필드산화 공정이 있는데 두 공정간에는 서로 유사한 공정이 중복되어진다.

종래 방법에 의한 공정순서를 첨부된 제 1 도 (a) 내지 (g)를 참조하여 상술하면 다음과 같다.

먼저 (a)와 같이 P형 기판(10)위에 초기산화막(11)과 질화막(12)을 차례로 형성한다.

이어 (b)와 같이 먼저, 감광제(13)를 이용한 N웰 포토/에치 공정을 거쳐 N웰 이온으로 인(P⁺) 이온을 약 160Kev의 고에너지로 주입한다.

그리고 (c)와 같이 감광제(13)를 벗겨내고 N웰 산화막(14)을 형성한 다음 상기 질화막(12)을 벗겨내고 P웰 이온으로서 붕소(B⁺) 이온을 약 40Kev의 저에너지로 주입한 다음 (d)와 같이 웰 드라이브 인(Well Drive In) 공정을 실시하여 N웰(15)과 P웰(16)을 형성한다.

이어 (e)와 같이 N웰 산화막(14)을 벗겨내고 얇은 산화막(17)과 질화막(18)을 형성한 다음 액티브영역 한정을 위한 포토/에치 공정을 진행한다.

그리고 채널스톱 이온주입으로 먼저 감광제(13a)를 이용하여 N필드 이온인 BF_2-이온을 약 40Kev의 저에너지로 주입하고 다음으로 (f)와 같이 감광제(13b)를 이용하여 P필드 이온인 P⁺이온을 약 50Kev의 저에너지로 주입한다.

이어 (g)와 같이 필드산화를 행하여 필드산화막(19)을 형성하고 상기 질화막(18)을 벗겨낸 다음 통상의 공정인 게이트 산화막, 게이트 폴리실리콘막, 게이트 캡핑 산화막을 차례로 형성하고 이들을 에치하여 게이트를 형성한 다음 소오스/드레인 이온주입을 실시하는 단계를 차례로 진행한다.

그러나 상기 종래 기술은 다음과 같은 문제점이 있었다.

첫째, N웰 공정과 필드산화 공정시 질화막을 산화마스크로 이용하는 동일공정이 중복되는 부분이 있으므로 공정시간이 지연된다.

둘째, 채널스톱 이온을 먼저 주입한 후 필드산화막을 형성하므로 필드산화시 도판트 디플션(Dopant Depletion) 문제가 발생한다.

셋째, 이온주입후 심한 히트 싸이클(Heat Cycle)을 거치게 되므로 액티브 영역내로 도판트 침해가 발생되어 초기문턱 전압변동이 발생하고 전류구동 능력이 줄어드는 문제점이 있다.

본 발명은 상기 문제점을 제거키 위한 것으로서 CMOS 제조공정을 단순화시킴과 아울러 소자의 전기적 특성을 향상시키는 것을 그 목적으로 한다.

이를 첨부된 제 2 도 (a) 내지 (g)를 참조하여 상술하면 다음과 같다.

먼저 (a)와 같이 P형 기판(1)위에 열산화에 의해 패드산화막(2)을 약 200Å로 두께로 형성하고 저압화학증착법으로 실리콘 질화막(3)을 약 1400Å의 두께로 형성한 후 액티브영역패턴 마스크를 이용한 사진식각공정(photolithography)에 의해 상기 실리콘 질화막(3)을 액티브영역 패턴으로 패터닝(Patterning)하여 액티브 영역에만 상기 실리콘 질화막(3)을 남도록 한다.

그리고 나서 제 2b 도에 도시한 바와같이 상기 결과물 전면에 감광제(4)를 도포하고 사진식각 공정에 의해 패터닝하여 N웰 영역 이외의 영역에만 상기 감광제 패턴(4)을 남긴다.

이어 틸트(Tilt) 방식의 이온주입 공정으로 N웰 형성을 위한 n형 불순물로서 인(P⁺) 이온을 160Kev, 1.3E13 도우즈(Dose)로 주입한다.

틸트방식의 이온주입을 행하는 이유는 종래와 같이 수직으로 이온을 주입할 경우 N웰 영역상에 상기 액티브영역 패턴인 질화막(3)이 형성되어 있어 이 질화막으로 인해 주입되는 이온이 차단되기 때문이다.

따라서 상기와 같이 틸트방식으로 이온주입을 행하므로써 N웰 영역내에 남아 있는 상기 액티브영역 패턴인 질화막(3)의 측면으로 사이드(Side) 이온주입이 이루어지고, 또한 160Kev의 높은 에너지에 의해 이온주입을 행함으로써 질화막을 통해 인(P⁺) 이온의 도핑이 가능하게 된다.

다음으로 상기 N웰 이온주입 마스크로 사용된 감광제(4)를 제거한 후 (c)와 같이 다시 감광제를 도포하고 P웰 이온주입 마스크를 이용한 사진식각 공정을 통해 N웰의 전영역을 감광제(4a)로 가리고 P웰 영역은 오픈시킨 다음 P웰 영역에 상기 N웰 영역형성시와 마찬가지로 틸트 이온주입 방식으로 붕소(B⁺) 이온을 2.5E12 도우즈, 60Kev 에너지 조건으로 주입한다.

이와같은 P웰 영역의 경우도 N웰 이온주입시와 같은 원리로 액티브 패턴인 질화막(3) 밑의 실리콘기판(1)내에 이온주입이 가능하게 된다.

이어 상기 P웰 이온주입 마스크로 사용된 감광제(4a)를 제거한 후 (d)와 같이 상기 액티브영역 패턴인 질화막(3)을 산화마스크로 하여 필드산화막(5)을 약 4000Å 두께로 형성한다.

이때 필드산화 공정시 N웰(6) 및 P웰(7)이 드라이브 인(Drive In)되게 된다.

이와같이 웰 드라이브인시 측면확산에 의해 N웰(6) 및 P웰(7)의 전영역에 균일하게 도핑된다.

그리고 난 후 (e)(f)와 같이 채널스톱 이온주입을 실시하는 바, 먼저 N필드 영역에 채널스톱 이온을 주입하기 위해 결과물 전면에 감광제를 도포하고 사진식각 공정에 의해 패터닝하여 N필드영역 이외의 영역에만 감광제 패턴(4b)을 남긴 다음 이 감광제 패턴(4b)을 마스크로 하여 더블 챠아지드(Double Charged) 붕소(B⁺⁺) 이온을 6E13 도우즈, 80Kev의 에너지로 주입하고 (제 2e 도), 상기 감광제 패턴(4b)을 제거한 후, 제 2f 도에 나타낸 바와같이 다시 감광제를 도포하고 사진식각 공정에 의해 피터닝하여 P필드영역 이외의 영역에만 감광제 패턴(4c)을 남긴 다음 이 감광제 패턴(4c)을 마스크로 하여 더블 챠아지드 인(P⁺⁺) 이온을 5.0E12 도우즈, 160Kev의 에너지로 주입한다.

상기의 더블 챠아지드 이온의 형성은 이온주입기에서 주입하고자 하는 이온을 원자량과 전하량으로 선택하여 주입하는 것이다.

이때 B⁺⁺, P⁺⁺등의 더블 챠아지드 이온을 이용하므로써 에너지가 2배로 가속되어 주입되는 깊이가 증가되므로 필드산화막을 충분히 통과하여 필드산화막 하부의 실리콘기판에 이온이 도달하게 되어 채널스톱 이온주입층의 형성되게 된다.

이어서 상기 액티브영역 패턴인 질화막(3)을 가열된 인산에서 제거하고 이어 패드산화막(2)을 제거하게 되면 제 2g 도에 도시된 바와같이 N웰(6) 및 P웰(7)이 형성되고 필드산화막(5)이 형성된 결과 물이 얻어진다.

이어서 일반적인 CMOS 반도체 소자 제조공정에 따라 CMOS 소자를 제조하게 된다.

이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.

첫째, 종래 이중웰 CMOS 제조공정에서 웰을 형성한 후에 질화막을 사용하여 액티브영역과 필드영역을 한정하던 것을 본 발명에서는 먼저 질화막을 이용하여 액티브영역 패턴을 형성한 다음 N웰 및 P웰의 이온주입 마스크로 감광제를 사용함과 더불어 틸트방식의 이온주입을 행하여 각 웰을 형성함으로써 종래 N웰 형성공정시 수행되던 필드산화공정과 동일한 질화막을 산화마스크로 이용하는 N웰 형성공정단계를 없애므로써 공정이 단순화 되어 제품의 가격을 낮출 수 있고 생산율을 향상시킬 수 있는 효과가 있다.

둘째, 필드산화막 형성후 이 산화막을 통한 채널스톱 이온주입을 실시하므로써 필드산화시 발생하는 도판트 디플션이 발생하지 않으므로 더 낮은 도우즈로 채널스톱 효과를 얻을 수 있다.

따라서 이온주입에 의한 에미지를 줄일 수 있다.

세째, 이온주입후 심한 히트 싸이클을 거치지 않으므로 액티브 영역내로의 도판트 침해가 줄어들어 초기문턱 전압의 변동이 감소되고 전류구동 능력이 향상된다.

Claims (1)

1. 반도체 기판(1)상에 산화막(2)과 질화막(3)을 차례로 형성한 후, 상기 질화막(3)을 패터닝하여 액티브 영역 패턴을 형성하는 공정과, 상기 반도체 기판의 N웰이 형성될 영역에 N형 불순물을 틸트방식으로 이온주입하는 공정, 상기 반도체 기판의 P웰이 형성될 영역에 P형 불순물을 틸트방식으로 이온주입하는 공정, 산화공정을 실시하여 필드산화막(5)을 형성함과 동시에 상기 각 웰 영역에 주입된 이온을 확산시키는 공정, 상기 반도체 기판의 N필드영역에 고에너지로 더블 챠아지드된 P형 불순물을 이온주입하는 공정, 상기 반도체 기판의 P필드영역에 고에너지로 더블 챠아지드된 N형 불순물을 이온주입하는 공정, 상기 질화막을 제거하는 공정을 포함하는 것을 특징으로 하는 CMOS 소자 제조방법.

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