KR930006497Y1

KR930006497Y1 - Address generating circuit of digital convergence

Info

Publication number: KR930006497Y1
Application number: KR2019900021423U
Authority: KR
Inventors: 유용태
Original assignee: 주식회사 금성사; 이헌조
Priority date: 1990-12-28
Filing date: 1990-12-28
Publication date: 1993-09-24
Also published as: KR920014341U

Abstract

내용 없음.No content.

Description

Digital convergence compensation point address generator

제1도는 종래의 아날로그 컨버젼스 조정시스템 구성도.1 is a block diagram of a conventional analog convergence adjustment system.

제2a도와 제2b도는 종래에 따른 키스톤 파형도 및 조정 전/후 화면상태를 보인 설명도.2A and 2B are explanatory views showing keystone waveform diagrams according to the related art, and screen states before and after adjustment.

제3도는 본 고안의 디지털 컨버젼스 보상점 어드레스 발생회로도.3 is a digital convergence compensation point address generation circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 위상비교부 200 : 전압제어발진기100: phase comparison unit 200: voltage controlled oscillator

300 : 제1카운터 400 : 제2카운터300: first counter 400: second counter

500 : 제3카운터 600 : 크로스해치 발생부500: third counter 600: cross hatch generator

본 고안은 에이취디 티브이(HD TV)의 표시장치에 관한 것으로, 특히 컨버전스 조정에 있어서 조정단위를 크로스 해치 패턴(Cross Hatch Pattern)단위로 함으로써 디지털 컨버젼스 조정점의 어드레스를 조정하는데 적당한 디지털 컨버젼스 보상점 어드레스 발생회로에 관한 것이다.The present invention relates to a display device of AHD TV. Especially, in convergence adjustment, a digital convergence compensation point suitable for adjusting the address of a digital convergence adjustment point by adjusting the adjustment unit to a cross hatch pattern unit. It relates to an address generating circuit.

종래의 에이취디 티브이(TV)의 표시장치의 아날로그 컨버젼스 조정시스템은 입력되는 수평펄스(HD) 및 수직톱니파(VD)를 각기 적분하는 적분기(10),(11)와, 상기 적분기(10),(11)로부터 출력된 파형을 각기 진폭 변조시켜서 키스톤 파형(key stone)을 출력하는 에이엠(AM) 변조부(20)(21)와 상기 에이엠 변조부(20),(21)로부터 출력된 키스톤 파형은 증폭부(30)를 통하여 컨버젼스 요크(Convergence Yoke)(40)에 입력되어 구성된다.The analog convergence adjusting system of a conventional TV display device includes an integrator (10), (11) for integrating input horizontal pulse (HD) and vertical sawtooth wave (VD), respectively, and the integrator (10), Keystone waveforms output from the AM modulators 20 and 21 and the AM modulators 20 and 21 for amplitude-modulating the waveforms output from 11 and outputting keystone waveforms. Is input to the convergence yoke 40 through the amplifier 30.

이와 같이 구성된 종래의 아날로그 컨버젼스 조정은 입력되는 수평펄스(HD) 및 수직톱니파(VD)를 각각의 적분기(10),(11)에서 적분시킨 후 에이엠(AM)변조부 (20),(21)을 통하여 제2a도와 같은 키스톤 파형을 형성시킨다.Conventional analog convergence adjustment configured as described above is to integrate the horizontal pulse (HD) and vertical sawtooth wave (VD) input in each of the integrator 10, 11, and then the AM (AM) modulator (20), (21) Through to form a keystone waveform as shown in FIG.

그리고, 그 키스톤 파형은 증폭부(30)를 각기 통하여 컨버젼스 요크(40)에 입력되어 제2b도와 같이 화면상의 컨버젼스 조정을 시행하게 된다.The keystone waveform is input to the convergence yoke 40 through the amplifying unit 30, respectively, and performs convergence adjustment on the screen as shown in FIG. 2B.

즉, 화면에서의 조정은 상기 키스톤 파형을 가변시켜 제2b도와 같이 상,하 화면을 펼쳐준다.That is, the adjustment on the screen causes the keystone waveform to be varied to spread the upper and lower screens as shown in FIG. 2B.

그러나, 이와 같은 종래의 아날로그 컨버젼스 조정은 조정단위가 수평 또는 수직단위로 전체적인 변화를 시행해야 하므로, 화면 주변부에서의 컨버젼스 조정이 어렵고, 불명확한 컨버젼스 조정이 되는 문제점이 있었다.However, such a conventional analog convergence adjustment has a problem that it is difficult to adjust the convergence at the periphery of the screen, and the convergence adjustment is indefinite because the adjustment unit must perform the overall change in the horizontal or vertical unit.

본 고안은 이와 같은 종래의 문제점을 해결하기 위하여 위상동기 루프 (Phase Locked Loop 이하 PLL)를 이용하여 디지털 컨버젼스 조정점의 어드레스를 지정할 수 있도록 함으로써, 화면 주변부에서의 조정이 편리하고 정확하게 컨버젼스 조정을 할 수 있도록 한 디지털 컨버젼스 보상점 어드레스 발생회로를 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.In order to solve such a conventional problem, the present invention allows a digital convergence adjustment point to be addressed using a phase locked loop (PLL) or less, so that adjustment at the periphery of the screen is convenient and accurate. A digital convergence compensation point address generation circuit is devised, which will be described in detail with reference to the accompanying drawings.

제3도는 본 고안의 디지털 컨버젼스 보상점 어드레스 발생회로도로서 이에 도시한 바와 같이 수신된 수평동기신호(HD)의 위상, 제1카운터(300)의 캐리어(CA)를 인버터(I1)로 거친 신호의 위상을 각기 입력(R),(V)시켜 비교 출력하는 위상비교부(100)와, 상기 위상비교부(100)의 위상차에 따른 출력을 제어전압으로 발진주파수를 변화시키는 전압제어 발진기(Voltage Controlled Oscillator 이하 VCD)와, 상기 전압 제어발진기(200)의 출력을 클럭신호(CK1)로 입력받아 카운트하여 4비트 수평보상점 어드레스 신호(A0-A3)를 발생시킴과 아울러 한개의 수평주사마다 발생하는 캐리어(CA1)를 인버터(I1)를 통한 상기 위상비교부(100)의 입력단자(V)에 인가하는 제1카운터부(300)와, 상기 제1카운터부(300)의 캐리어(CA1)를 클럭신호(CK2)로 입력받아 카운트함과 아울러 수신된 수직동기신호(VD)를 리세트단자(RST1)에 입력시켜 1프레임이 끝나면 클리어시켜 다시 카운팅하게 하고, 또한 프리세트(Preset)시켜 임의의 수평주사선이 되면 캐리어(CA)를 출력하는 제2카운터(400)와, 상기 제2카운터(400)의 캐리어(CD2)를 클럭신호(CK3)로 인가받아 카운트함과 아울러 상기 수신된 수직동기신호(VD)를 리세트단자(RST1)에 입력시켜 1프레임이 끝나면 클리어시켜 다시 카운팅하게 하고, 또한 4비트 수직 보상점 어드레스 신호(A4-A7)를 발생시키는 제3카운터(500)와, 상기 제1카운터(300)로부터 출력된 수평 보상점 어드레스신호(A0-A3)와 상기 제3카운터(500)로부터 출력된 수직보상점 어드레스신호(A4-A7)를 각기 입력받아 크로스 해치 패턴의 갯수를 조정하는 크로스 해치 발생부(600)를 포함하여 구성한다.3 is a diagram of a digital convergence compensation point address generation circuit of the present invention, and the phase of the received horizontal synchronization signal HD and the signal of the carrier CA of the first counter 300 passing through the inverter I1 as shown in FIG. Phase control unit 100 for comparing and outputting the phases R and V, respectively, and a voltage controlled oscillator for varying the oscillation frequency of the output according to the phase difference of the phase comparison unit 100 to a control voltage. Oscillator or less VCD and the output of the voltage controlled oscillator 200 are inputted as a clock signal CK1 and counted to generate a 4-bit horizontal compensation point address signal A0-A3. The first counter part 300 for applying the carrier CA1 to the input terminal V of the phase comparator 100 through the inverter I1 and the carrier CA1 of the first counter part 300 are connected to each other. The clock signal CK2 is input and counted, and the received vertical synchronous signal VD is received. A second counter 400 for inputting the reset terminal RST1 to be cleared at the end of one frame and counting again, and presetting and outputting a carrier CA when an arbitrary horizontal scan line is obtained. The carrier CD2 of the second counter 400 is applied as a clock signal CK3 and counted, and the received vertical synchronization signal VD is input to the reset terminal RST1. And a third counter 500 for generating a 4-bit vertical compensation point address signal A4-A7, and a horizontal compensation point address signal A0-A3 output from the first counter 300. And a cross hatch generating unit 600 for receiving the vertical compensation point address signals A4-A7 respectively output from the third counter 500 and adjusting the number of cross hatch patterns.

이와 같이 구성한 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effect of the present invention configured in this way in detail as follows.

먼저, 수평동기신호(HD)를 위상비교부(100)의 입력단자에 입력하고, 제1카운터(300)의 캐리어(CA1)를 인버터(I1)를 통해 반전시킨 후 상기 위상비교부(100)의 입력단자(V)에 입력하면, 상기 위상비교부(100)는 그의 입력단자(R),(V)의 신호를 감지하여 위상차에 따른 출력을 전압제어발진기(200)에 입력한다.First, the horizontal synchronization signal HD is input to the input terminal of the phase comparator 100, the carrier CA1 of the first counter 300 is inverted through the inverter I1, and then the phase comparator 100 is performed. When input to the input terminal (V) of the, the phase comparator 100 detects the signals of the input terminals (R), (V) thereof, and inputs the output according to the phase difference to the voltage controlled oscillator 200.

그러므로, 상기 전압제어발진기(200)에서는 상기 위상비교부(100)에 따른 클럭신호를 출력시켜 상기 제1카운터(300)의 클럭단자(CK1)에 입력되게 하는데, 이때 상기 전압제어발진기(200)의 출력주파수는 한개의 수평주파수와 상기 제1카운터(300)의 카운팅수로 형성된다.Therefore, the voltage controlled oscillator 200 outputs a clock signal according to the phase comparator 100 to be input to the clock terminal CK1 of the first counter 300, wherein the voltage controlled oscillator 200 The output frequency of is formed by one horizontal frequency and the counting number of the first counter (300).

이에 따라, 상기 제1카운터(300)의 출력단에는 4비트 수평조정점 어드레스 신호(A0-A3)가 출력되어 크로스 해치발생부(60)에 입력시키고, 상기 제1카운터(300)의 캐리어(CA1)는 한개의 수평주사마다 발생되므로 이 캐리어(CA1)를 제2카운터(100)의 클럭단자(CKI2)에 입력시켜 수평사선 수를 카운팅하게 된다.Accordingly, the 4-bit horizontal control point address signal A0-A3 is output to the cross hatch generating unit 60 at the output terminal of the first counter 300, and the carrier CA1 of the first counter 300 is output. ) Is generated for each horizontal scan, and the carrier CA1 is input to the clock terminal CKI2 of the second counter 100 to count the horizontal diagonal lines.

또한, 상기 제2카운터(400)를 프리세트(Preset)시켜 임의의 수평사선이 되면 캐리어(CA2)를 발생하게 하여 제3카운터(500)의 클럭단자(CK3)에 입력되게 하며, 이에 따라, 상기 제3카운터(500)의 출력단에서 4비트 수직보상점 어드레스신호(A4-A7)가 발생되어 상기 크로스 해치 발생부(600)에 입력된다. 따라서 상기 크로스 해치 발생부(600)에서는 상기 제1카운터(300)의 출력인 수평보상점 어드레스 신호(A0-A3)와 상기 제3카운터(500)의 출력인 수직보상점 어드레스 신호(A4-A7)가 입력되어 크로스 해치 패턴이 발생된다.In addition, the second counter 400 is preset to generate a carrier CA2 when an arbitrary horizontal oblique line is generated so that the second counter 400 is input to the clock terminal CK3 of the third counter 500. A 4-bit vertical compensation point address signal A4-A7 is generated at the output terminal of the third counter 500 and input to the cross hatch generator 600. Therefore, the cross hatch generating unit 600 includes a horizontal compensation point address signal A0-A3 which is an output of the first counter 300 and a vertical compensation point address signal A4-A7 which is an output of the third counter 500. ) Is input to generate a cross hatch pattern.

그리고, 수직동기신호(VD)는 1프레임마다 발생되므로, 1프레임이 끝나면 상기 제2카운터(400)와 상기 제3카운터(500)의 리세트단자(RST1),(RST2)에 입력되어 클리어시켜 주어 다시 카운팅하게 하고, 크로스 해치 패턴의 갯수를 조정할 수 있다.Since the vertical synchronization signal VD is generated every one frame, when the one frame ends, the vertical synchronization signal VD is input to the reset terminals RST1 and RST2 of the second counter 400 and the third counter 500 to be cleared. Can be counted again, and the number of cross hatch patterns can be adjusted.

이상에서 상세히 설명한 바와 같이 본 고안은 제1카운터의 출력과 제3카운터의 출력을 입력받아 크로스 해치 패턴을 발생시키고, 중앙처리장치에 연결하여 어드레스에 해당되는 데이타를 조정하여 화면 주변부에서의 조정이 편리하고 정확한 컨버젼스 조정을 할 수 있으며, 기존의 엔티에스시(NTSC)방식에도 적용할 수 있는 효과가 있게 된다.As described in detail above, the present invention generates a cross hatch pattern by receiving the output of the first counter and the output of the third counter, and is connected to the central processing unit to adjust data corresponding to the address to adjust the screen periphery. Convenient and accurate convergence adjustment is possible, and it can be applied to existing NTSC method.

Claims

In a high-definition TV (HD TV) display circuit, a phase for comparing and outputting the horizontal synchronous signal HD and the carrier CA1 of the first counter 300 with an inverted signal, respectively, R and V, respectively. The voltage control oscillator 200 for outputting the clock signal CK1 of the first counter 300 according to the output of the comparison unit 100, the phase comparator 100, and the voltage controlled oscillator 200. The clock terminal of the third counter 500 receives the output of the first counter 300 to generate the horizontal compensation point address signals A0-A3 and the carrier CA1 of the first counter 300. The carrier CA2 is output to CK3, and the second counter 400 receives the vertical synchronization signal HD as the reset signal RST1, and the carrier CA3 of the second counter 400 is received. A third counter generating a vertical compensation point address signal A4-A7 and receiving the vertical synchronization signal HD as a reset signal RST2, and outputs A0-A3 of the first counter 300; And the third counter 500 Force (A4-A7) is the received digital convergence compensation point address generation circuit, characterized in that the configuration and the cross-hatch generation section 600 that generates a cross-hatch pattern.