FI71049C - HORIZONTAL SYNCHRONIZATIONARRANGEMANG FOER EN TELEVISIONANVISNINGSAPPARAT - Google Patents
HORIZONTAL SYNCHRONIZATIONARRANGEMANG FOER EN TELEVISIONANVISNINGSAPPARAT Download PDFInfo
- Publication number
- FI71049C FI71049C FI793025A FI793025A FI71049C FI 71049 C FI71049 C FI 71049C FI 793025 A FI793025 A FI 793025A FI 793025 A FI793025 A FI 793025A FI 71049 C FI71049 C FI 71049C
- Authority
- FI
- Finland
- Prior art keywords
- transistor
- output
- input
- signal
- phase
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 claims description 22
- 230000007704 transition Effects 0.000 claims description 5
- 230000003252 repetitive effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 description 46
- 238000011084 recovery Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 101500025412 Mus musculus Processed cyclic AMP-responsive element-binding protein 3-like protein 1 Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Details Of Television Scanning (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
fvHr5! ΓΒ1 (11)KUU«LUTUSJULKA,SU 7in/QfvHr5! ΓΒ1 (11) MONTH «LUTUSJUTKA, SU 7in / Q
•öSFi utlAggningsskrift I IU4y ^ (45) P"’·tcr. 111 y 1 :ctty P"tc;t Γ. ’ ! ' 1 1 ^ ">y 1 λ 1• öSFi utlAggningsskrift I IU4y ^ (45) P "'· tcr. 111 y 1: ctty P" tc; t Γ. ’! '1 1 ^ "> y 1 λ 1
(51) Kv.lk.*/1nt.CI.* H OA N 5/OA(51) Kv.lk. * / 1nt.CI. * H OA N 5 / OA
SUOMI—FINLAND (21) Patenttlh»kwnu* — Patent*ns6kning 793025 (22) H»k*ml»pilvi — Ansfiknlngsdag 28.09 · 79 (23) Alkuplivl — Giltlghetsd*g 28.09-79 (41) Tullut julkiseksi — Blivit offentllg 06.0A.80FINLAND — FINLAND (21) Patenttlh »kwnu * - Patent * ns6kning 793025 (22) H» k * ml »cloud - Ansfiknlngsdag 28.09 · 79 (23) Alkuplivl - Giltlghetsd * g 28.09-79 (41) Has become public - Blivit offentllg 06.0 A.80
Patentti- ja rekisterihallitus Niht4vlk*lp»non ja kuul.julkalsun pvm. — 1 p n7 o/·National Board of Patents and Registration Niht4vlk * lp »non and date of publication. - 1 p n7 o / ·
Patent- och registerstyrelsen ' ' Ansökan utlagd oeh utl.skriften publlcerad 1 o. u / . oo (86) Kv. hakemus —I nt. ans&kan (32)(33)(31) Pyydetty etuoikeus — Begird priorltet 05.10.78 USA(US) 9A8775 (71) RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10022, USA(US) (72) Alvin Reuben Balaban, Lebanon, New Jersey, Steven Alan Steckler, Clark, New Jersey, USA(US) (7A) Oy Kolster Ab (54) Vaakatahdistusjärjestely televisionSyttölaitetta varten - Horison-taisynkroniseringsarrangemang fSren televisionanvisningsapparat Tämä keksintö kohdistuu vaakatahdistusjärjestelyyn televi-sionäyttölaitetta varten, johon järjestelyyn kuuluu vaakatahdis-tussignaalilähde ja vaakapoikkeutuspiiri, joka reagoi ohjauspuls-seihin poikkeutusvirran tuottamiseksi, joka määrittää toistuvat juova- ja paluujaksot ja tuottaa paluupulsseja, joita on vaihtelevasti viivytetty suhteessa mainittuihin ohjauspulsseihin poik-keutuspiirin kuormituksen funktiona.Patent- och registerstyrelsen '' Ansökan utlagd oeh utl.skriften publlcerad 1 o. u /. oo (86) Kv. application —I e.g. ans & kan (32) (33) (31) Privilege claimed - Begird priorltet 05.10.78 USA (US) 9A8775 (71) RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10022, USA (US) (72) Alvin Reuben Balaban, Lebanon, New Jersey, Steven Alan Steckler, Clark, New Jersey, USA (US) (7A) Oy Kolster Ab (54) Horizontal Synchronization Arrangement for Television Shooting Device - Horison-Taisynchronization Arrangements the invention relates to a horizontal synchronization arrangement for a television display device, the arrangement comprising a horizontal synchronization signal source and a horizontal deflection circuit responsive to control pulses to produce a deflection current defining repetitive line and return cycles and producing return pulses relative to said pulses alternately delayed.
Yleisradiotelevisiosignaalien (tai merkkien) televisio-näytöt muodostetaan pyyhkäisemällä toistuvasti elektronisädettä kuvaputken katseluosan pinnan yli. Säteen intensiteettiä moduloidaan videomerkeillä muodostaen kuvia pinnalle edustaen esitettäviä kuvia. Jotta voitaisiin synkronisoida säteen pyyhkäisy esitettävän tiedon kanssa synkronisoidaan pyyhkäisy- eli poikkeu-tuspiirit tahdistussignaaleille, jotka on yhdistetty kuvan tietoon yhdistelmänä olevassa video-osassa. Sellaisena kuin tämä vastaanotetaan televisiovastaanottimeen saattaa yhdistelmänä oleva 2 71049 videotieto sisältää vääristymiä sähköisen ja termisen kohinan muodossa.Television displays of broadcast television signals (or signals) are formed by repeatedly swiping an electron beam over the surface of the viewing portion of the picture tube. The intensity of the beam is modulated with video signals to form images on the surface representing the images to be displayed. In order to synchronize the scanning of the beam with the information to be displayed, the scanning or deflection circuits are synchronized to the synchronization signals combined with the image information in the combined video part. As received at the television set, the combined 2 71049 video information may contain distortions in the form of electrical and thermal noise.
Lähetetyssä muodossaan synkronisoinnin merkin pulssit esiintyvät taajuudella, mitä säädetään tarkoin ja mikä on äärimmäisen stabiili. Koska kohinan läsnäolo peittää synkronisoinnin merkit satunnaisesti on muodostunut yleiseksi käytännöksi aikaansaada vaakapoikkeutuksen piirin synkronisointi vaakasuuntaisen synkronisoinnin merkkipulsseilla käyttäen oskillaatoria, minkä taajuutta säädetään vaihelukitulla silmukalla, olemaan yhtä suuri kuin synkronisoinnin merkin taajuus. Täten kun mikä tahansa määrätty synkronisoinnin pulssi peittyy kohinaan pysyy oskillaattorin taajuus oleellisesti muuttumattomana ja poikkeutuksen piirit jatkavat säännöllisten poikkeutuksen säätöpulssien vastaanottoa.In its transmitted form, the pulses of the synchronization signal occur at a frequency that is precisely controlled and extremely stable. Since the presence of noise masks the synchronization signals randomly, it has become common practice to provide synchronization of the horizontal deflection circuit with horizontal synchronization signal pulses using an oscillator whose frequency is adjusted by a phase locked loop to be equal to the frequency of the synchronization signal. Thus, when any given synchronization pulse is covered by noise, the oscillator frequency remains substantially unchanged and the deflection circuits continue to receive regular deflection control pulses.
Televisionäytön normaalin toiminnan aikana vaakasuuntaisen poikkeutuksen piiri aikaansaa suurjännitteisiä pulsseja, jotta muodostettaisiin suhteellisen nopea uusiutuva pyyhkäisy. On tavanomaista aikaansaada viimeisen elektorin korkea jännite, mikä on tarpeen kuvaputken toimintaa varten tasasuuntaamalla ja suodattamalla näitä suurjännitteisiä pulsseja. Usein vaakasuuntaisen poikkeutuksen piiri ohjaa tehonsyöttöä, mikä aikaansaa pienen jännitteen muita piirejä varten tässä televisiovastaanottimessa.During normal operation of the television display, the horizontal deflection circuit generates high voltage pulses to form a relatively fast repetitive sweep. It is common to provide the high voltage of the last electron, which is necessary for the operation of the picture tube by rectifying and filtering these high voltage pulses. Often, a horizontal deflection circuit controls the power supply, which provides a low voltage for other circuits in this television receiver.
On havaittu, että palautuksen pulssien ajoittaminen, joita pulsseja aikaansaadaan vaakapoikkeutuksen piirillä vaihtelee tavalla, mikä riippuu poikkeutuksen piirin kuormituksesta, kuten esim. riippuen kuvaputkella esitettävänä olevan kuvan kirkkaudesta. Tämä palautuksen pulssien ajoituksen vaihtelu aikaansaa vääristymistä esitettävänä olevaan kuvaan.It has been found that the timing of the recovery pulses produced by the horizontal deflection circuit varies in a manner which depends on the load of the deflection circuit, such as depending on the brightness of the image to be displayed on the picture tube. This variation in the timing of the recovery pulses causes distortion in the displayed image.
US-patentti 3 891 800, myönnetty 24 kesäkuuta 1975, keksijänä Janssen sekä muut, kuvaa synkronisoinnin järjestelyä, missä on yhdistetty toinen vaiheensäädön silmukka ensimmäiseen ulostuloon. Toiseen silmukkaan sisältyy toinen oskillaattori ja toinen vaiheen ilmaisin. Integraattori yhdistettynä vaakapoikkeutuksen piirin ulostuloon integroi palautuksen pulsseja ja syöttää tuloksena olevan sahahammasaallon ilmaisimen sisääntuloon verrattavaksi pulssien kanssa, joita säädetään sisääntulevien synkronisoinnin pulssien keskimääräisellä taajuudella. Lyhyen aikavakion suodin yhdistää toisen vaiheen ilmaisimen ulostulon toiseen oskillaattoriin, jotta säädettäisiin sen vaihetta ylläpitäen palautuksen pulssit 3 71049 synkronisena ensimmäisen vaihelukinnan silmukan ulostulon kanssa. Tästä on haittapuolena se, että vaiheensäätö toisessa silmukassa riippuu palautuksen pulssien kestoajasta.U.S. Patent 3,891,800, issued June 24, 1975 to Janssen et al., Describes a synchronization arrangement in which a second phase control loop is connected to a first output. The second loop includes a second oscillator and a second phase detector. The integrator, combined with the output of the horizontal deflection circuit, integrates the reset pulses and feeds the resulting sawtooth wave to the input of the detector for comparison with pulses controlled by the average frequency of the incoming synchronization pulses. The short time constant filter connects the output of the second phase detector to the second oscillator to control its phase while maintaining the reset pulses 3,71049 synchronous with the output of the first phase lock loop. The disadvantage of this is that the phase control in the second loop depends on the duration of the recovery pulses.
Mullard Techical Communications No 118, huhtikuu 1973, kuvaa kahden silmukan systeemiä, missä säädetään sahahammasoskil-laattoria sisääntulevien synkronisoinnin merkkien keskimääräis-arvon perusteella ensimmäisessä vaihelukinnan silmukassa. Toinen vaiheensäädön silmukka on yhdistetty oskillaattorin sahahammas-ulostuloon. Toiseen vaiheensäädön silmukkaan sisältyy säädettävissä oleva vaiheen muuttaja ja toinen vaiheen ilmaisin. Vaiheen ilmaisin toimii oskillaattorin sahahammasulotulon perusteella ja palautuksen pulssien johdosta aikaansaaden merkin, mikä suodatetaan lyhyen aikavakiolla ja mitä käytetään säätämään sen säädettävissä olevan vaiheen muuttajan vaihetta, mikä on yhdistetty oskillaattorin ja vaakapoikkeutuspiirin väliin, jotta ylläpidettäisiin palautuksen pulssit synkronisena sisääntulevien synkronisoinnin merkkien keskimääräisen arvon kanssa.Mullard Techical Communications No. 118, April 1973, describes a two-loop system in which a sawtooth oscillator is adjusted based on the average value of incoming synchronization signals in the first phase lock loop. The second phase control loop is connected to the sawtooth output of the oscillator. The second phase control loop includes an adjustable phase shifter and a second phase detector. The phase detector operates based on the sawtooth output of the oscillator and the recovery pulses to provide a signal that is filtered with a short time constant and used to adjust the phase of the adjustable phase converter connected between the oscillator and the horizontal deflection circuit to keep the recovery pulses synchronous.
Stabiilisuuden kannalta on toivottavaa käyttää oskillaattoria, minkä taajuutta säädetään induktanssilla ja kondensaattorilla pikemminkin kuin vastuksella ja kondensaattorilla. Mikäli kuitenkin tarkoituksena on oskillaattorin toiminta vaakapoikkeutuksen taajuudella tarvitaan suuria induktansseja ja kondensaattoreita, mitkä eivät ole pelkästään kalliita vaan ovat myöskin kooltaan suuria ja pyrkivät vangitsemaan merkkejä suuritehoisista poikkeutuspii-reistä, mikä aikaansaa oskillaattorin epästabiilisuutta. Tämän johdosta on toivottavaa käyttää arvoltaan pieniä induktansseja ja kondensaattoreita taajuuden määrittelevinä osina vaakaoskillaatto-rille. Tämä kuitenkin vaatii suhteellisen korkeata käyttötaajuutta. Sitä mukaa kun integroidut piirit ovat kehittyneet on muodostunut käytännölliseksi käyttää suuren taajuuden vaakaoskillaattoria ja taajuuden digitaalisten jakajalaitteiden ketjua, jotta aikaansaataisiin vaakataajuinen merkki suurella stabiilisuudella. Tämän taajuuden jakajalaitteen ketjun ulostulo on kuitenkin digitaalinen tai kaksitasoinen merkki. Tämä kahden tason merkki voidaan lukita sisääntulevien synkronisoinnin merkkien keskimääräisaikaan ensimmäisellä vaihelukinnalla silmukalla, kuten viitetapauksessa Janssen. Vaikkakin on aina toivottavaa pienentää merkinkäsittelyssä niiden vaiheiden lukumäärä, mitä tarvitaan tietyn toiminnan toteuttamiseen, on integroidun piirin tapauksissa erityisen tärkeätä " 71049 pienentää osien toisiinsa liittämisen liitoskohtien lukumäärää integroidun piirin ja ulkopuolisten komponenttien välillä.From the point of view of stability, it is desirable to use an oscillator, the frequency of which is controlled by an inductance and a capacitor rather than a resistor and a capacitor. However, if the oscillator is to operate at a horizontal deflection frequency, large inductors and capacitors are needed, which are not only expensive but also large in size and tend to capture signs of high power deflection circuits, which causes oscillator instability. As a result, it is desirable to use low value inductors and capacitors as frequency determining components for the horizontal oscillator. However, this requires a relatively high operating frequency. As integrated circuits have evolved, it has become practical to use a high frequency horizontal oscillator and a chain of frequency digital divider devices to provide a horizontal frequency signal with high stability. However, the chain output of this frequency divider is a digital or two-level signal. This two-level token can be locked to the average time of the incoming sync tokens with the first phase lock loop, as in the reference case Janssen. Although it is always desirable to reduce the number of steps in character processing required to perform a particular function, it is particularly important in the case of an integrated circuit "71049 to reduce the number of interconnections between the integrated circuit and external components.
Tämän keksinnön eräälle edullisena pidetylle suoritusmuodolle on tunnusomaista, että vaihelukitusta silmukasta, johon sisältyy jänniteohjattu oskillaattori, jossa on ohjaussisääntulo ja ulostulo, jossa tuotetaan ulostulosignaali, jonka taajuus on olennaisesti sama kuin mainittujen vaakatahdistussignaalien taajuuden monikerta, jakajasta, joka on kytketty jänniteohjatun oskillaattorin ulostuloon kaksitasoisen signaalin tuottamiseksi tahdissa keskiarvoisten vaakatahdistussignaalien kanssa, ensimmäisestä vaiheilmaisimesta, jossa on ensimmäinen sisääntulo kytkettynä vastaanottamaan mainitut vaakatahdistussignaalit ja toinen sisääntulo kytkettynä vastaanottamaan mainittu kaksitasoinen signaali, ja ulostulo ensimmäisen vaihevertailupiirin tuottamiseksi, ja ensimmäisestä silmukkasuodat-timesta, joka on kytketty ensimmäisen vaiheilmaisimen ulostulon ja jänniteohjatun oskillaattorin ohjaussisääntulon väliin, ja vaiheen-ohjaussilmukasta paluupulssien pitämiseksi tahdissa kaksitasoisen signaalin kanssa, joka vaiheenohjaussilmukka käsittää penger jännite-generaattorin , joka reagoi kaksitasoiseen signaaliin, jotta syntyy pengerjännitesignaali, jolla on jakso , joka vastaa olennaisesti mainittujen keskiarvoisten vaakatahdistussignaalien jaksoa, toisen vaiheilmaisimen, jossa on ensimmäinen sisääntulo, joka reagoi kaksitasoiseen signaaliin, ja toinen sisääntulo, joka reagoi paluu-pulsseihin toisen vaihevertailusignaalin tuottamiseksi ulostuloon, toisen silmukkasuodattimen, joka on kytketty toisen vaiheilmaisimen mainittuun ulostuloon, viivepiirin, jossa on ensimmäinen sisääntulo, joka reagoi pengerjännitesignaaliin ja toinen sisääntulo kytkettynä toiseen silmukkasuodattimeen ulostulosignaalin aloittamiseksi aikana, jota on viivytetty likimain noin yhdellä keskiarvoisten vaakatahdistussignaalien jaksolla pengerjännitesignaalin yhden jakson ilmenemisen aikana, ja vaakaohjauspiirin, joka reagoi mainittuun viivytettyyn ulostulosignaalin vaakaohjaussignaalien tuottamiseksi.A preferred embodiment of the present invention is characterized in that a phase-locked loop including a voltage-controlled oscillator having a control input and an output producing an output signal having a frequency substantially equal to in sync with the average horizontal synchronization signals, a first phase detector having a first input connected to receive said horizontal synchronization signals and a second input connected to receive said two-level signal, and an output for producing a first phase comparison circuit, and a first loop output from a phase control loop to keep the return pulses in sync with the two-level signal k a trap, the phase control loop comprising an embankment voltage generator responsive to the two-level signal to generate a embankment voltage signal having a period substantially corresponding to the period of said average horizontal synchronization signals, a second phase detector having a first input responsive to the two-level signal, and a second input return pulses for producing a second phase comparison signal at an output, a delay circuit for a second loop filter connected to said output of the second phase detector, a first input responsive to the bank voltage signal and a second input connected to the second loop filter to start the single output signal during the occurrence of the cycle, and a horizontal control circuit responsive to said delayed output signal to produce horizontal control signals.
Oheisissa piirustuksissa nähdään:The accompanying drawings show:
Kuvio 1 on diagramma lohkokaavion ja kaaviokuvannon muodossa televisiovastaanottimesta, mihin keksintö sisältyy.Figure 1 is a diagram in the form of a block diagram and a schematic representation of a television receiver incorporating the invention.
Kuviot 2 ja 3 havainnollistavat amplitudin ja ajan aaltomuotoina erilaisia jännitteitä, joita esiintyy kuvion 1 vastaan-ottimessa.Figures 2 and 3 illustrate in amplitude and time waveforms the different voltages present in the receiver of Figure 1.
5 710495,71049
Kuvio 1 havainnollistaa televisiovastaanotinta, mihin sisältyy antenni 10 alhaalla keskellä, jotta sillä vastaanotettaisiin yleisradion merkkejä, mitkä yhdistetään virittimeen, välitaajuiseen vahvistimeen ja ilmaisimeen, mitkä on havainnollistettu lohkona 12 ja missä yleisradion merkki valikoidaan, vahvistetaan ja demoduloidaan yhdistelmänä olevan videotiedon aikaansaamiseksi. Tämä yhdistelmänä oleva videotieto syötetään erilaisiin valoisuuden ja värikkyyden käsittelypiireihin, joita on havainnollistettu lohkona 14 ja käsitellyt merkit syötetään kuvaputkelle 16 näyttöä varten. Yhdistelmänä oleva videomerkki syötetään myös synkronisoinnin merkin eroittimeen, mikä on havainnollistettu lohkona 18, missä eroitellaan pystysuuntaisen ja vaakasuuntaisen synkronisoinnin merkit. Pystysuuntaisen synkronisoinnin merkit tuodaan pystysuuntaisen poikketuksen piiriin 20 jotta säädettäisiin poikkeutusvirtaa pystypoikkeutuksen käämityksessä 22, mikä liittyv kuvanutkeen 16.Figure 1 illustrates a television receiver including an antenna 10 in the lower center to receive Broadcast signals coupled to a tuner, intermediate frequency amplifier, and detector, illustrated in block 12, where the Broadcast signal is selected, amplified, and demodulated to provide combined video information. This combined video information is input to various brightness and chrominance processing circuits, illustrated in block 14, and the processed characters are input to a picture tube 16 for display. The combined video token is also input to a sync token separator, illustrated in block 18, where vertical and horizontal sync tokens are distinguished. Signs of vertical synchronization are applied to the vertical offset circuit 20 to control the deflection current in the vertical deflection winding 22, which is associated with Figure 16.
Vaakasuuntaisen synkronisoinnin merkit, joita on havainnollistettu aaltomuodolla 251 kuviossa 2a on yhdistetty synkronisoinnin merkin eroittimesta 18 johdinta A pitkin vaihelukittuun silmukkaan, mitä on yleisesti merkitty 30 vasemmalla puolella kuviossa 1. Vaihelukittu silmukka 30 aikaansaa kaksitasoisia pulsseja, mitkä tuotetaan johtimia G sekä G pitkin vaihelukittuun silmukkaan 70, mikä syöttää ohjauspulsseja johdinta S pitkin vaakasuuntaisen poikkeutuksen piiriin, mitä on havainnollistettu lohkona 140 alhaalla oikealla. Vaakasuuntaisen poikkeutuksen piiri 140 aikaansaa poikkeutuksen virran määritteleviä uusiutuvia piirron ja palautuksen aikavälejä vaakapoikkeutuksen käämitykseen 142, mikä liittyy kuvaputkeen 16. Vaakasuuntaisen poikkeutuksen piiri 140 aikaansaa myös viimeisen elektrodin jännitteen kuvaputkelle 16 ja kuten on tunnettua, vaakasuuntaisen poikkeutuksen piiri kuormittuu vaihtelevasti tämän johdosta.The horizontal synchronization indicia illustrated by waveform 251 in Figure 2a are connected from the synchronization indicia separator 18 along conductor A to a phase locked loop, generally indicated 30 on the left side of Figure 1. The phase locked loop 30 provides two levels of pulses and , which supplies control pulses along the conductor S to the horizontal deflection circuit, which is illustrated as block 140 in the lower right. The horizontal deflection circuit 140 provides renewable drawing and reset time slots defining the deflection current to the horizontal deflection winding 142 associated with the picture tube 16. The horizontal deflection circuit 140 also provides a final electrode voltage to the picture tube 16 and, as is known, a horizontal deflection circuit.
Vaihelukittuun silmukkaan 30 sisältyy jännitesäädetty oskillaattori (VC0) mikä on havainnollistettu lohkona 32, mikä aikaansaa 503,5 KHz pulsseja kuten on havainnollistettu kohdassa 252 kuviossa 2b johtimeen B. Oskillaattorin merkki syötetään 32-1 jakajalaitteeseen, mihin sisältyy D-tyypin kiikut (FF) 34, 40, 46, 52 ja 58. Tietyn D-kiikun ulostulo Q joutuu D (tietoja = data) tilaan laskureunalla merkistä, mikä syötetään C (kello) sisääntuloon. Mikäli Q ulostulo D tyypin 6 71049 kiikusta yhdistetään D sisääntuloon se jakaa merkin sen kellon sisääntulosta kahdella ja aikaansaa jaetun merkin Q ulostuloon. VCO merkki 252 jaetaan luvulla 2 laitteessa FF 34 ja se aikaansaa sen Q ulostulon merkin niin kuten on havainnollistettu kohdassa 253 kuviossa 2c ja tämä yhdistetään johtimella C kaskadikytkettyyn pariin invertoivia vahvistimia 36 ja 38. Ensimmäinen ulostulo 38a invertoivasta vahvistimesta 38 yhdistetään FF kiikun 40 kello sisääntuloon ja toinen ulostulo 38b yhdistetään yhteisjohtimeen eli bussilinjaan H. Kiikku 40 jakaa kahdella ja aikaansaa omaan Q ulostuloonsa merkin, mikä on sellainen mitä on havainnollistettu kohdassa 254 kuviossa 2d ja mikä yhdistetään johtimen D avulla invertoivan vahvistimen 42 sisääntuloon. Ulostulo 42a invertoivasta vahvistimesta 42 yhdistetään invertterin 44 sisääntuloon ja invertterin 44 ulostulo 44a yhdistetään FF kiikun 46 kello sisääntuloon.The phase locked loop 30 includes a voltage controlled oscillator (VC0) illustrated as block 32, which produces 503.5 KHz pulses as illustrated at 252 in Figure 2b on conductor B. The oscillator signal is input 32-1 to a divider including F-type flip-flops (F) 34 , 40, 46, 52, and 58. The output Q of a particular D flip-flop enters the D (data = data) state at the counting edge from the character that is input to the C (clock) input. If the Q output from the D type 6 71049 flip-flop is connected to the D input, it divides the signal from its clock input by two and provides a split signal from the Q output. The VCO signal 252 is divided by 2 in the device FF 34 and provides its Q output signal as illustrated in 253 in Figure 2c and this is connected by a conductor C to a cascaded pair of inverting amplifiers 36 and 38. The first output 38a of the inverting amplifier 38 is connected to the FF flip-flop 40 clock input the second output 38b is connected to a common conductor, i.e. bus line H. The flip-flop 40 divides by two and provides a signal to its own Q output, which is illustrated at 254 in Figure 2d and which is connected by conductor D to the input of inverting amplifier 42. The output 42a of the inverting amplifier 42 is connected to the input of the inverter 44 and the output 44a of the inverter 44 is connected to the clock input of the flip-flop 46.
Kiikku 46 jakaa merkin sen kellon sisääntulosta luvulla 2 ja aikaansaa omaan Q ulostuloonsa merkin, mitä on havainnollistettu kohdassa 255 kuviossa 2e. Ulostulo kiikusta 46 yhdistetään johdinta E pitkin invertterin 48 sisääntuloon ja tästä ulostulo 48a yhdistetään invertterin 50 sisääntuloon kun taas toinen ulostulo 48b yhdistetään yhteisjohtimeen H. Invertterin 50 ulostulo yhdistetään ϋ sisääntuloon kiikusta 52 ja jaettu merkki havainnollistettuna kohdassa 256 kuviossa 2f aikaansaadaan kiikun 52 ulostuloon Q ja se yhdistetään johtimella F invertterin 54 sisääntuloon. Invertterin 54 ulostulo 54b yhtistetään johtimeen H ja ulostulo 54a yhdistetään invertterin 56 sisääntuloon. Invertterin 56 ulostulo yhdistetään kiikun 58 sisääntuloon C. Kuviossa 2g havainnollistettu merkki 257 aikaansaadaan FF 58 laitteen Q ulostuloon ja se yhdistetään johdinta G pitkin invertterin 60 sisääntuloon sekä vaihe-säädön silmukkaan 70. FF kiikun 58 ulostulo Q yhdistetään myös puskurivahvistimen 59 avulla johtimeen H. Invertterin 60 ulostulo on merkin 257 käänteisarvo 257 ja yhdistetään se johtimella G vaiheen ilmaisimen 62 sisääntuloon sekä vaiheensäädön silmukkaan 70.Flip-flop 46 divides the signal from its clock input by 2 and provides a signal to its own Q output, as illustrated at 255 in Figure 2e. The output of flip-flop 46 is connected via line E to the input of inverter 48 and from this output 48a is connected to the input of inverter 50 while the second output 48b is connected to common conductor H. The output of inverter 50 is connected to ϋ input of flip-flop 52 and a split signal illustrated at 256 in Fig. 2f is connected by wire F to the input of inverter 54. The output 54b of the inverter 54 is connected to the conductor H and the output 54a is connected to the input of the inverter 56. The output of inverter 56 is connected to input C of flip-flop 58. The signal 257 illustrated in Figure 2g is provided to the output of FF 58 device Q and is connected via wire G to inverter 60 input and phase control loop 70. FF flip-flop 58 output Q is also connected to buffer H by inverter 59. The output 60 is the inverse of the mark 257 257 and is connected by a wire G to the input of the phase detector 62 and to the phase control loop 70.
Vaiheen ilmaisin 62 vertailee merkkiä 257 vaakasuuntaisen synkronisoinnin merkkeihin 251 ja aikaansaa säätömerkin, mikä 71049 syötetään silmukan suotimeen mikä on havainnollistettu lohkona 64 ja ohjataan säätösisääntuloon jannitesäädetystä oskillaattorista 32. Vaihelukittu silmukka 30 ohjaa binäärisiä eli kahden tason merkkejä 257 johtimissa G sekä G jotta ylläpidettäisiin aaltomuotojen 257 siirtymäkohta synkronisena keskimääräisen synkroni-soinnin pulssin merkin kanssa, mikä aikaansaadaan eroittimella 18.The phase detector 62 compares the character 257 with the horizontal synchronization characters 251 and provides an adjustment signal, which 71049 is applied to the loop filter illustrated in block 64 and is controlled at the control input point up synchronous with the average synchronization pulse signal provided by separator 18.
Kuten on mainittu saattaa olla olemassa kuormasta riippuvainen viive vaakasuuntaisen poikkeutuksen ohjauspulssin ajan-hetken ja tuloksena olevan vaakasuuntaisen synkronisoinnin pulssin välillä. Tämä viive saattaa olla niinkin suuri kuin 15 mikrose-kuntia, mikä edustaa likimäärin 90° vaakajaksosta. Vaiheen säädön silmukkaan 70 sisältyy säädettävissä oleva vaiheensiirron piiri tai viivepiiri 72, mihin silmukalla 30 aikaansaatuja merkkejä syötetään. Piirin 72 viive on säädettävissä vaiheen ilmaisimen 92 ulostulolla, mikä ilmaisin saatetaan toimintaan vaakasuuntaisilla palautuksen pulsseilla ja mikä aikaansaa ensimmäisen ja toisen napaisuuden virran kun kaksitasoiset merkit 257 aikaansaatuna silmukalla 30 ovat vastaavasti niiden ensimmäisessä ja toisessa tilassa. Vaiheenilmaisimella 92 aikaansaadut virrat suodatetaan ja ne syötetään viivepiiriin 72 jotta ylläpidettäisiin synkronis-mia palautuksen pulssien ja kaksitasoisen merkin siirtymäkohdan välillä.As mentioned, there may be a load-dependent delay between the time offset of the horizontal deflection control pulse and the resulting horizontal synchronization pulse. This delay may be as large as 15 microseconds, representing approximately 90 ° of the horizontal period. The phase control loop 70 includes an adjustable phase shift circuit or delay circuit 72 to which the signals provided by the loop 30 are input. The delay of circuit 72 is adjustable at the output of phase detector 92, which detector is actuated by horizontal reset pulses and provides first and second polarity currents when the bipolar signals 257 provided by loop 30 are in their first and second states, respectively. The currents provided by phase detector 92 are filtered and applied to delay circuit 72 to maintain synchronism between the recovery pulses and the two-level signal transition point.
Vaiheensäädön piiriin 70 sisältyy palautuksen pulssin muotoilun piirit, joita on yleisesti merkitty 122 alhaalla oikealla kuviossa 1, poikkeutuksen ohjauksen kestoajan piiri merkittynä yleisesti 150 ylhäällä oikealla sekä logiikkapiirit merkittynä yleisesti 200 ylhäällä keskellä. Logiikkapiirit 200 aikaansaavat ohjausmerkkejä viivepiiriä 72 varten ja käsittelevät merkkejä taatakseen pulssin ulostulon silloinkin, mikäli viive-piiri 72 on toimialueensa äärikohdassa. Logiikkapiiri 200 sisältää invertterin 202, mistä sen sisääntulo on yhdistetty yhteisjohti-meen H ja mistä sen tulostulo on yhdistetty vielä toiseen invert-teriin 204. Invertterin 42 ulostulo 42b yhdistetään invertterin 204 ulostuloon 204a ja yhdistetty ulostulon merkki kuten on havainnollistettu kohdassa 259 kuviossa 2i yhdistetään johdinta I pitkin invertterin 194 sisääntuloon. Vastaavasti invertterin 44 ulostulo 44 b yhdiste-tään invertterin 2Π4 ulostuloon ?04b ja kuvion- 71 049 8 sa 2j kohdassa 260 havainnollistettu merkki yhdistetään johdinta J pitkin invertterin 196 sisääntuloon. Merkit 259 ja 260 ovat kiinteässä aikariippuvaisuudessa merkkeihin 257 nähden. Invertterin 196 ulostulo 196a on yhdistetty tietyn kiikun sisääntuloon, mitä on merkitty 178 ja mihin sisältyy invertte- | rit 180 ja 182. Invertterin 180 ulostulo yhdistetään invertterin 182 sisääntuloon ja invertterin 182 ulostulo 182 a yhdistetään invertterin 180 sisääntuloon. Ulostulo 194a invertteris-tä 194 yhdistetään invertterin 182 sisääntuloon. FF kiikun 178 ulostulo tulee näkyviin johtimeen K, mikä on yhdistetty invertterin 182 ulostuloon 182b.The phase control circuit 70 includes recovery pulse shaping circuits generally labeled 122 in the lower right of Figure 1, a deflection control duration circuit labeled generally in the upper 150, and logic circuits generally indicated in the upper 200 in the middle. The logic circuits 200 provide control signals for the delay circuit 72 and process the signals to ensure pulse output even if the delay circuit 72 is at the extreme end of its domain. Logic circuit 200 includes an inverter 202 from which its input is connected to common conductor H and from which its output is connected to yet another inverter 204. Output 42b of inverter 42 is connected to output 204a of inverter 204 and a combined output signal as illustrated at 259 in Figure 2i I along the inverter 194 to the input. Correspondingly, the output 44b of the inverter 44 is connected to the output? 04b of the inverter 2 to 4, and the signal illustrated at 260 in Fig. 71 049 8 sa 2j is connected via a conductor J to the input of the inverter 196. Characters 259 and 260 are in a fixed time dependence on characters 257. The output 196a of the inverter 196 is connected to the input of a particular flip-flop, denoted 178 and including an inverter | rits 180 and 182. The output of inverter 180 is connected to the input of inverter 182 and the output 182a of inverter 182 is connected to the input of inverter 180. The output 194a of the inverter 194 is connected to the input of the inverter 182. The output of the FF flip-flop 178 appears in the conductor K, which is connected to the output 182b of the inverter 182.
Invertterin 196 ulostulo 196b yhdistetään invertterin 186 sisääntuloon, mikä on ristiinkytketty invertterin 188 kanssa muodostaen kiikun (FF) 184. Tämä takaa ulostulon FF kiikusta 184.The output 196b of the inverter 196 is connected to the input of the inverter 186, which is cross-connected with the inverter 188 to form a flip-flop (FF) 184. This provides an output FF of the flip-flop 184.
Kohdassa 263 kuviossa 2m havainnollistettu merkki kehitetään invertterin 194 ulostulona 194b ja se yhdistetään invertterin 192 sisääntuloon johtimella M. Invertterin 192 sisääntulo on myös yhdistetty NPN transistorin 91 kollektorille viivepiirin 72 ulostulossa. Kuviossa 2n kohdassa 264 havainnollistettu merkki kehitetään invertterillä 192 ja se tuodaan johdinta N pitkin invertterin 190 sisääntuloon mistä ulostulo on yhdistetty FF kiikun 184 invertterin 188 sisääntuloon. Invertterin 196 ulostulo 196c yhdistetään myös invertterin 190 sisääntuloon.At 263, the signal illustrated in Figure 2m is generated as output 194b of inverter 194 and is connected to the input of inverter 192 by conductor M. The input of inverter 192 is also connected to the collector of NPN transistor 91 at the output of delay circuit 72. The signal illustrated in Figure 2n at 264 is generated by inverter 192 and is applied along line N to the input of inverter 190 from which the output is connected to the input of inverter 188 of flip-flop 184. The output 196c of the inverter 196 is also connected to the input of the inverter 190.
Ulostulon merkki FF kiikusta 178 yhdistetään NPN transistorin 74 kannalle johtimella K. Transistorin 74 kanta vastaanottaa myös etujännitteen B+ syötöstä vastuksen 75 kautta. Transistorin 74 kollektorilta emitterille tie on yhdistetty johtimen L kautta pengerkondensaattorin 7 8 yli , jotta tämä jaksot-tain purettaisiin. Kondensaattori 78 vastaanottaa varaavan virran B+ syötöstä vastuksen 80 kautta. Jaksottainen nousuosuus aikaansaatuna kondensaattorin 78 yli yhdistetään PNP transistorin 86 kannalle vertailijassa, mitä on yleisesti merkitty 82. Vertaili-jaan 82 sisältyy PNP transistori 84 yhdistettynä emitteriltään transistorin 86 emitterille sekä vastuksen 88 kautta B+ syöttöön. Transistorin 86 kollektori on liitetty maahan. Transistorin 84 kollektori on yhdi.stetty transistorin 91 kannalle sekä maahan 71049 9 vastuksen 9 0 kautta.. Transistorin 91 kannalta emitterille liitos on yhdistetty vastuksen 90 yli niin että tuodaan viivytetty merkki invertterin 192 sisääntuloon.The output signal FF from flip-flop 178 is connected to the base of the NPN transistor 74 by a conductor K. The base of the transistor 74 also receives a bias voltage from the B + supply through a resistor 75. From the collector of the transistor 74 to the emitter, the path is connected via a conductor L over the bank capacitor 7 8 in order to discharge this period. Capacitor 78 receives the charging current from the B + supply through resistor 80. The periodic gain provided over the capacitor 78 is connected to the base of the PNP transistor 86 in the comparator, generally indicated at 82. The comparator 82 includes a PNP transistor 84 connected from its emitter to the emitter of the transistor 86 and through a resistor 88 to the B + supply. The collector of transistor 86 is connected to ground. The collector of transistor 84 is connected to the base of transistor 91 as well as to ground 71049 9 through resistor 90. For transistor 91, the connection to the emitter is connected across resistor 90 so that a delayed signal is applied to the input of inverter 192.
FF kiikun 184 .ulostulo yhdistetään johtimella 0; kiikun (FF) 184 sisääntuloon "C poikkeutuksen ohjauksen-kestoajan piirissä 150. FF kiikun 18 4 ulostulo Q yhdistetään invertterin 176 sisääntuloon mistä ulostulo 176a on yhdistetty FF kiikun 174 sisääntuloon D ja mistä toinen ulostulo 186b on yhdistetty johtimen P avulla NPN kytkentätransisto-rin 156 kannalle. Ulostulot 176a ja 176b aikaansaavat merkit sama-vaiheisena FF ,kiikun 174 ulostulon φ kanssa. Transistorin 156 kanta vastaanottaa etujännitevirran syötöstä B+ vastuksen 158 kautta ja sen kollektorilta emitterille tie on yhdistetty johtimen Q avulla pengerkondensaattorin 152 yli. Kondensaattori 152 varautuu B+ syötöstä vastuksen 154 kautta. Uusiutuva nousun ulostulo kondensaattoriin 252 yhdistetään PNP transistorin 168 kannalle vertailijassa, mitä on yleisesti merkitty 160. PNP transistorista 162 on sen emitteri yhdistetty transistorin 168 emitterille sekä B+ syöttöön vstuksen 166 kautta. Transistorin 162 kollektori on yhdistetty maahan ja sen kanta on yhdistetty potentiometrin 164 liukuun, mikä on yhdistetty B+ syötön ja maan väliin poikkeutuksen ohjauksen kestoajan säätöä varten. Ulostulo saadaan vertailijasta 160 vastuksen 170 yli, mikä on yhdistetty transistorin 168 kollektorin ja maan väliin. Vastus 170 on yhdistetty NPN transistorin 172 kannalta emitterille liitoksen yli, mistä transistorista kollektori on yhdistetty FF kiikun 174 palautuksen sisääntuloon. FF kiikun 174 ulostulo yhdistetään invertoivan vahvistimen 144 sisääntuloon puskurivahvisti-men 146 kautta. Invertoivan vahvistimen 144 ulostulo yhdistetään vaakapoikkeutuksen piirin 140 sisääntuloon johtimella S.The output of the FF flip-flop 184 is connected by a conductor 0; to the input "C of the flip-flop (FF) 184 in the deflection control duration 150. The output Q of the FF flip-flop 18 4 is connected to the input of the inverter 176 from which the output 176a is connected to the input D of the FF flip-flop 174 and from Outputs 176a and 176b provide signals in phase with FF, output φ of flip-flop 174. The base of transistor 156 receives bias current from supply B + through resistor 158 and from its collector to emitter the path is connected by conductor Q 154 over bank capacitor 152. Capacitor 152 charges The renewable rise output of capacitor 252 is connected to the base of PNP transistor 168 in a comparator, generally labeled 160. From PNP transistor 162, its emitter is connected to the emitter of transistor 168 and to the B + supply via v6. 166. The collector of transistor 162 is connected to ground and its base is connected to potentiometer 1 64 slides, which are connected between the B + supply and the ground for adjusting the duration of the deflection control. The output is obtained from comparator 160 across resistor 170, which is connected between the collector of transistor 168 and ground. Resistor 170 is connected to NPN transistor 172 to the emitter over the junction, from which transistor the collector is connected to the reset input of flip-flop 174. The output of the FF flip-flop 174 is connected to the input of the inverting amplifier 144 via a buffer amplifier 146. The output of the inverting amplifier 144 is connected to the input of the horizontal deflection circuit 140 by a conductor S.
Vaakapoikkeutuksen piirillä 140 aikaansaadut palautuksen pulssit seurauksena poikkeutuksen ohjauksesta johtimessa S yhdistetään johtimella T palautuksen pulssinmuotoilun piiriin 122. Piiriin 122 sisältyy jännitteen jakaja 123, mikä muodostuu vastuksista 124 ja 126. NPN transistorin 128 kannalta emitterille liitos on yhdistetty vastuksen 126 yli. Transistorin 128 kollektori on yhdistetty B+ syöttöön kuormitusvastuksella 130 ja se on myös yhdistetty NPN transistorin 132 kannalle, mistä emitteri on maa- 10 71 049 doitettu. Transistorin 132 kollektori on yhdistetty B+ syöttöön kuormitusvastuksella 134. Transistorin 132 kollektori on yhdistetty diodin 136 anodille mistä katodi on maadoitettu.The return pulses provided by the horizontal deflection circuit 140 as a result of the deflection control in the conductor S are connected by the conductor T to the return pulse shaping circuit 122. The circuit 122 includes a voltage divider 123 consisting of resistors 124 and 126. For NPN transistor 128, the emitter is connected across resistor 126. The collector of transistor 128 is connected to the B + supply by load resistor 130 and is also connected to the base of NPN transistor 132, from which the emitter is grounded. The collector of transistor 132 is connected to the B + supply by a load resistor 134. The collector of transistor 132 is connected to the anode of diode 136 from which the cathode is grounded.
NPN transistorin 98 kannalta emitterille liitos, mikä transistori edustaa vaiheen ilmaisimen 92 sisääntuloa on yhdistetty diodin 136 yli. Transistorin 98 kollektori on yhdistetty NPN transis-toreiden 94 ja 96 emittereille, jotta näihin syötettäisiin virtaa. Jännitteen jakaja 100 sisältäen vastukset 102 ja 104 on yhdistetty B+ syötön ja maan väliin. Transistoreiden 94 ja 96 kannat on yhdistetty sivu-ulosottoon jakajalaitteessa 100 vastuksilla 106 ja vastaavasti 108 jotta ne saisivat etujännitteen siitä. Transistorin 94 kollektori on yhdistetty transistorin 96 kollektorille virtapeilin avulla, mitä on yleisesti merkitty 109. Peiliin 109 sisältyy PNP transistori 110, minkä kanta on yhdistetty transistorin 94 kollektorille sekä PNP transistorin 112 kollektorille. Transistorin 110 emitteri on yhdistetty transistorin 112 kannalle ja on yhdistetty B+ syöttöön vastuksen 116 ja diodin 118 sarjakyt-kennällä. Transistorin 112 emitteri on yhdistetty B+ syöttöön vastuksella 114. Transistorin 110 kollektori on yhdistetty transistorin 96 kollektorille muodostamaan vaiheenilmaisimen 92 ulostulon kytkinnapa. Vaiheen ilmaisimen 92 ulostulo on yhdistetty transistorin 84 kannalle johtimella ^u. Suodinkondensaattori 120 on yhdistetty johtimen ^u ja maan väliin niin että suodatettaisiin ne virrat, joita vaiheen ilmaisin 92 aikaansaa muodostamaan vaiheen säädön merkki, minkä avulla säädetään viivepiiriä 72, jotta täten säädettäisiin poikkeutuksen ohjausta siten, että ylläpidetään vaakasuuntaiset palautuksen pulssit synkronisena kaksitasoisten merkkien 257 kanssa johtimissa G ja G.For the NPN transistor 98, a connection to the emitter, which transistor represents the input of the phase detector 92, is connected across the diode 136. The collector of transistor 98 is connected to the emitters of NPN transistors 94 and 96 to supply current to them. A voltage divider 100 including resistors 102 and 104 is connected between the B + supply and ground. The bases of transistors 94 and 96 are connected to a side output in a distributor 100 by resistors 106 and 108, respectively, to provide a bias voltage therefrom. The collector of transistor 94 is connected to the collector of transistor 96 by a current mirror, generally indicated 109. The mirror 109 includes a PNP transistor 110, the base of which is connected to the collector of transistor 94 and the collector of PNP transistor 112. The emitter of transistor 110 is connected to the base of transistor 112 and is connected to the B + supply by a series connection of resistor 116 and diode 118. The emitter of transistor 112 is connected to the B + supply by resistor 114. The collector of transistor 110 is connected to the collector of transistor 96 to form the output terminal of phase detector 92. The output of the phase detector 92 is connected to the base of the transistor 84 by a conductor. A filter capacitor 120 is connected between the conductor and ground to filter the currents caused by the phase detector 92 to form a phase control signal, thereby adjusting the delay circuit 72 to thereby adjust the deflection control to maintain horizontal reset pulses synchronous with the bipolar signals 257. G and G.
Kuvion 1 järjestelyn yksityiskohtainen toiminta on parhaiten selitettävissä kuvion 2 aaltomuotojen avulla. Kuvioissa 2a -2t havainnollistetut aaltomuodot havainnollistavat jännitteiden aaltomuotoja kuvion 1 johtimissa, mitkä on tunnistettu vastaavilla kirjaimilla. Yleisesti ottaen aikaansaa PLL 30 merkin aaltomuodot 259 ja 260 ajallisesti riippuen merkin aaltomuodoista 257 ja 2 57. Logiikkapiiri 200 syöttää merkit 259 ja 260 viive-piiriin 72 aikaansaaden merkin 265, mikä syötetään poikkeutuksen ohjauksen kestoajan piiriin 150. Kestoajan piiri 150 aikaansaa 11 71 049 ohjauspulssin, millä on vakinainen kestoaika,jotta tämä syötettäisiin vaakapoikkeutuksen piiriin 140. Poikkeutuksen piiri aikaansaa palautuksen pulssin, mikä muotoillaan ja mitä sitten verrataan 257 merkkeihin vaiheen ilmaisimessa 92. Mikä tahansa vaiheen eroavuus aikaansaa virhemerkin, mikä säätää viivepiiriä 72 pienentäen tätä eroavuutta.The detailed operation of the arrangement of Figure 1 can best be explained by the waveforms of Figure 2. The waveforms illustrated in Figures 2a-2t illustrate the voltage waveforms in the conductors of Figure 1, which are identified by the corresponding letters. Generally, PLL 30 provides signal waveforms 259 and 260 temporally depending on signal waveforms 257 and 257. Logic circuit 200 supplies signals 259 and 260 to delay circuit 72 to provide signal 265, which is applied to deflection control duration time circuit 150. Duration circuit 150 provides 11 71 049 control pulses. , which has a constant duration to be fed to the horizontal deflection circuit 140. The deflection circuit generates a reset pulse which is formatted and then compared to 257 characters in the phase detector 92. Any phase difference generates an error signal which adjusts the delay circuit 72 reducing this difference.
Toiminnan aikana VCO 32 aikaansaa 503 kHz pulsseja 252 ja PLL 30 laskinketju aikaansaa aaltomuodot 253 - 257 peräjälkeen. Vaiheen ilmaisin 62 toimii merkin 257 perusteella ja korjaa VCO 32 laitetta tunnettuun tapaan, jotta ylläpidettäisiin negatiiviseen suuntaan siirtyvää siirtymäkohtaa merkistä 257 koinsidenssissa ajan TO kanssa vaakasuuntaisen synkronisoinnin pulssin 251 keskellä. Johtimen H jännite siirretään alaspäin negatiivisempaan arvoon vastaten loogista tilaa 0 inverttereiden 38, 48, 54 tai puskurin 59 ulostuloilla. Mikäli sitä ei pakoiteta alas se pysyy ylätilassa (looginen 1). Tämän seurauksena yhteiskisko H on negatiivisena niiden aikavälien kuluessa, jolloin merkit 253 tai 257 ovat negatiivisena ja myöskin kun merkit 255 tai 256 ovat positiivisena. Täten merkki 258 pysyy negatiivisena aikaväleillä TO - T5, T7 - T8 ja T9 - T10. Johtimessa I oleva merkki 259 on negatiivinen kun merkki 258 johtimessa H on negatiivinen ja myös kun merkki 254 johtimessa D on positiivisena. Täten on johtimessa I oleva merkki 259 positiivinen ainoastaan aikavälin T5 - T7 kuluessa. Samaan tapaan merkki 260 johtimessa J on negatiivinen kun merkit 254 tai 258 ovat negatiivisia sallien merkin 260 olevan positiivinen ainoastaan aikavälillä T8 - T9. Aikavälillä edeltäen ajanhetkeä T5 on FF vuorottelija 178 sellaisessa tilassa, että johtimessa K oleva merkki 261 on alatilassa. Ajanhetkenä T5 johtimessa I oleva merkki 259 siirtyy ylätilaan ja invertterin 182 sisääntulo siirtyy alatilaan pakoittaen FF vuo-rottelijan 178 vaihtamaan toimintatilansa ja aikaansaamaan loogisen tilan 1 johtimeen K. Tämä vaihdettu tilanne ylläpidetään tiettyyn myöhempään ajanhetkeen T8 saakka, jolloin tänä ajanhetkenä merkki 260 johtimessa J siirtyy positiiviseksi palaut- 12 71 049 taen FF kiikun 178. Täten aikaansaadaan johtimeen K pulssi aikavälillä T5 - T8 mikä on kiinteässä aikariippuvaisuussuhtees-sa ajanhetkeen TO nähden, jolloin PLL 30 lukittiin. Merkin 261 pulssi saa transistorin 74 johtamaan ja purkaa kondensaattorin 78 aikavälillä T5 - T8 valmistellen penger jännitteen muodostamista. Ajanhetkenä T8 siirtyy transistori 74 johtamattomaksi ja kuviossa 2 havainnollistettu nousujännite 262 aloitetaan johtimeen L. Aikavälillä välittömästi hetken T8 jälkeen on vertailijan 82 transistori 86 johtavana ja transistori 84 on johtamattomana. Tämän seurauksena on transistori 91 johtamattomana.During operation, the VCO 32 generates 503 kHz pulses 252 and the PLL 30 calculator circuit generates waveforms 253-257 in succession. The phase detector 62 operates on the basis of the mark 257 and corrects the VCO 32 in a known manner to maintain a negative transition point from the mark 257 in coincidence with the time TO in the center of the horizontal synchronization pulse 251. The voltage of the conductor H is shifted down to a more negative value corresponding to the logic state 0 at the outputs of the inverters 38, 48, 54 or the buffer 59. If it is not forced down, it remains in the upper state (logical 1). As a result, the common rail H is negative during the time intervals when marks 253 or 257 are negative and also when marks 255 or 256 are positive. Thus, the character 258 remains negative in the time slots TO - T5, T7 - T8 and T9 - T10. The mark 259 on the conductor I is negative when the mark 258 on the conductor H is negative and also when the mark 254 on the conductor D is positive. Thus, the mark 259 on the conductor I is positive only during the time interval T5 to T7. Similarly, mark 260 on conductor J is negative when marks 254 or 258 are negative, allowing mark 260 to be positive only between T8 and T9. In the time before time T5, the FF alternator 178 is in such a state that the mark 261 on the conductor K is in the lower state. At time T5, signal 259 on conductor I enters the upper state and the input of inverter 182 enters the lower state, forcing the FF alternator 178 to change its operating state and provide a logic state 1 to conductor K. This changed state is maintained until a certain later time T8 is reached. restoring the FF flip-flop 178. Thus, a pulse is provided in the conductor K in the time interval T5 to T8 which is in a fixed time dependence with respect to the time TO, at which time the PLL 30 was locked. The pulse of the signal 261 causes the transistor 74 to conduct and discharge the capacitor 78 in the time interval T5 to T8 in preparation for the formation of the embankment voltage. At time T8, transistor 74 becomes non-conductive and the rise voltage 262 illustrated in Figure 2 is applied to conductor L. Immediately after time T8, transistor 86 of comparator 82 is conductive and transistor 84 is non-conductive. As a result, transistor 91 is non-conductive.
Nousujännite 262 lisääntyy kunnes se palautetaan seuraa-valla tämän jälkeisellä pulssilla 261. Tiettynä ajanhetkenä kuten T4 on nouseva jännite 262 yhtä suuri kuin ulostulon jännite yaiheenilmaisimessa 92 ja vertailija 82 kytkeytyy, minkä vaikutuksesta transistori 91 johtaa ja se pakoittaa johtimen M jännitteen alas, kuten on havainnollistettu kuviossa 2m. Invertteri 192 vaihtaa merkin 263 muodostaen merkin, mikä on havainnollistettu kohdassa 264 kuviossa 2n johtimeen N mikä puolestaan saa FF kiikun 184 kytkeytymään ja aloittaa negatiiviseen suuntaan siirtyvän pulssin johtimeen 0 mikä on havainnollistettu kohdassa 265 kuviossa 2o. Ajanhetki T4 määrittelee ohjauksen pulssin alkamisen hetken,mikä syötetään vaakapoikkeutuksen piiriin 140.The rise voltage 262 increases until it is reset by the next pulse 261. At a certain point in time, such as T4, the rise voltage 262 is equal to the output voltage in the subject detector 92 and the comparator 82 turns on, causing transistor 91 to conduct and force conductor M down, as illustrated. in Figure 2m. Inverter 192 changes signal 263 to form the signal illustrated at 264 in Figure 2n to conductor N which in turn causes FF flip-flop 184 to engage and initiate a negative direction pulse to conductor 0 as illustrated at 265 in Figure 2o. The time T4 determines the start time of the control pulse, which is fed to the horizontal deflection circuit 140.
Välittömästi ennen hetkeä T4 on FF kiikku 174 poik-keutuksen ohjauksen kestoajan piirissä 150 palautetussa tilassaan, jolloin sen Q ulostulo on alatilassa ja Q ulostulo on ylätilassa. Ajanhetkenä T4 negatiiviseen suuntaan siirtyvä siirtymäkohta merkistä 265 tuotuna sen kellon sisääntuloon saattaa FF kiikun 174 päälle. Q siirtyy alatilaan ja invertterin 144 ansiosta se aikaansaa positiiviseen suuntaan siirtyvän ohjauspulssin johtimeen S kuten on havainnollistettu aaltomuodolla 269 kuviossa 2s. Samalla kertaa Q ulostulo siirtyy loogiseen tilaan 1 minkä vaikutuksesta invertterin 176 ulostulo johtimessa P siirtyy loogiseen tilaan 0 kuten on havainnollistettu jännitteen aaltomuodolla 266 kuviossa 2p. Kun johdin P on loogisessa tilassaan 0 ei transistorin 156 kannalta emitterille liitos saa energiaa ja kondensaattori 152 alkaa varautumaan muodostaen nousuosuuden, mikä on havainnollistettu 267 kuviossa 2q johtimeen Q.Immediately before the moment T4, the FF flip-flop 174 is within the deviation control duration 150 in its restored state, with its Q output in the lower state and its Q output in the upper state. At time T4, the transition point moving in the negative direction from the mark 265, brought into its clock input, places the FF on the flip-flop 174. Q enters the low state and, thanks to the inverter 144, provides a positive-moving control pulse to the conductor S as illustrated by waveform 269 in Fig. 2s. At the same time, the output Q moves to the logic state 1, as a result of which the output of the inverter 176 in the conductor P moves to the logic state 0 as illustrated by the voltage waveform 266 in Fig. 2p. When the conductor P is in its logic state 0, for the transistor 156, the connection to the emitter does not receive energy and the capacitor 152 begins to charge, forming a rising portion, which is illustrated 267 in Fig. 2q to the conductor Q.
71049 1371049 13
Pengerjännite kohoaa aina sellaiseen hetkeen saakka kuten T10, milloin nousujännite on yhtä suuri kuin vertailun jännite tuotuna transistorin 162 kannalle. Ajanhetkenä T10 vertailija 160 kytkeytyy ja kytkee pois päältä transistorin 172. Transistorin 172 ollessa johtamattomana nousee johtimen R jännite muodostaen pulssin kuten on havainnollistettu aaltomuodolla 168 kuviossa 2r. Looginen tila 1 johtimessa R palauttaa FF kiikun 174 mikä täten palauttaa transistorin 156 ja purkaa kondensaattorin 152 valmistellen seuraavaa jaksoa. FF kiikun 17Ί palauttaminen ajanhetkenä T10 lopettaa poikkeutuksen ohjauspulssin 269 syötettynä poikkeutuksen piiriin 140. Tiettynä myöhempänä ajanhetkenä palautuksen pulssi havainnollistettuna 270 kuviossa 2t muodostetaan poikkeutuksen piirillä 140. Kuten on havainnollistettu on palautuksen pulssi 270 viivytetty noin 7 jaksoa 503 kHz pulsseina eli noin 14 ^us.The bank voltage always rises until a moment such as T10, when the rise voltage is equal to the reference voltage applied to the base of transistor 162. At time T10, comparator 160 turns on and off transistor 172. When transistor 172 is non-conductive, the voltage at conductor R rises, generating a pulse as illustrated by waveform 168 in Figure 2r. The logic state 1 in the conductor R resets the FF flip-flop 174, thus resetting the transistor 156 and discharging the capacitor 152 in preparation for the next cycle. Restoring the FF flip-flop 17Ί at time T10 terminates the deflection control pulse 269 applied to the deflection circuit 140. At a later time, the reset pulse illustrated 270 in Fig. 2t is generated by the deflection circuit 140. As illustrated, the reset pulse 270 is delayed by about 7 cycles.
Silmukan loppuosa tullaan selostamaan kuvion 3 yhteydessä, mikä havainnollistaa aaltomuotoja ajanhetken TO läheisyydessä, jolloin tämä esitetään aika-asteikolla, mikä on erilainen kuvion 2 asteikosta. Vaakasuuntaisen palautuksen pulssi 270 aikaansaatuna johtimeen T poikkeutuksen piirillä 140 on havainnollistettuna kuviossa 3a aikavälillä T12 - T2. Palautuksen pulssi 270 aloitetaan hetkenä T12 seurauksena ohjauspulssin 269 päättymisestä ajanhetkenä T10. Kuviot 3b ja 3c havainnollistavat merkkejä 257 ja 257 mitkä syötetään vaiheenilmaisimeen 92 johti-milla G ja G. Pulssi 270 vahvistetaan ja katkaistaan pulssin muo-toilupiirillä 122 ja näin tuloksena oleva pulssi transistorin 132 kollektorilla on havainnollistettu kohdassa VC 132 kuviossa 3d. Pulssin VC 132 nousureuna esiintyy ajanhetkenä T13 ja jälkimmäinen reuna hetkenä Tl. Transistori 98 toimii pulssin VC 132 perusteella kollektorin virran riippuessa pulssin amplitudista. Koska pulssin amplitudi on vakinainen aikaansaa transistorin 98 kollektorin virran pulssin, mikä on amplitudiltaan vakinainen kuten on havainnollistettu kohdassa IC 98 kuviossa 3e. Tämä kollektorin virta on käytettävissä transistoreille 94 ja 96.The rest of the loop will be described in connection with Fig. 3, which illustrates the waveforms in the vicinity of time TO, where this is shown on a time scale which is different from the scale of Fig. 2. The horizontal reset pulse 270 provided in the conductor T by the deflection circuit 140 is illustrated in Fig. 3a in the time interval T12 to T2. The reset pulse 270 is initiated at time T12 as a result of the end of control pulse 269 at time T10. Figures 3b and 3c illustrate characters 257 and 257 fed to phase detector 92 by conductors G and G. Pulse 270 is amplified and cut off by pulse shaping circuit 122, and the resulting pulse at the collector of transistor 132 is illustrated at VC 132 in Figure 3d. The rising edge of the pulse VC 132 occurs at time T13 and the latter edge at time T1. Transistor 98 operates on the basis of pulse VC 132 with the collector current depending on the pulse amplitude. Since the amplitude of the pulse is constant, it produces a pulse of the collector current of the transistor 98, which is constant in amplitude as illustrated in IC 98 in Fig. 3e. This collector current is available for transistors 94 and 96.
Joko transistori 94 tai 96 johtaa sen virran, mikä on käytettävissä transistorista 198 riippuen syötetystä kantajän-nitteestä. Kuten on havainnollistettu kuviossa 3 on aikavälillä 14 71 049 edeltäen ajanhetkeä TO jännite 2 57 syötettynä transistorin 94 kannalle positiivisempi kuin mitä on jännite 257 syötettynä transistorin 96 kannalle. Tämän seurauksena transistori 94 johtaa sulkien pois transistorin 96, kuten on havainnollistettu kohdissa IC 94 ja IC 96 kuvioissa 3f ja 3g aikavälillä T13 - TO. Transistorin 94 johtaminen aikaansaa virtapeilin 109 transistorin 114 yhtä suuren johtavuuden. Virran kulku transistorissa 110 pyrkii varaamaan kondensaattorin 120 virralla, mikä on havainnollistettu positiivisena virtana 1120 kuviossa 3h. Kuten on tunnettua vakinainen varausvirta kulkien kondensaattorissa 120 aikavälillä T13 - TO johtaa lisääntyvästi positiiviseen pengerjännitteeseen, mikä on havainnollistettu VC 120 kuviossa 3i.Either transistor 94 or 96 conducts the current available from transistor 198 depending on the input carrier voltage. As illustrated in Figure 3, in the time interval 14 71 049, prior to time TO, the voltage 57 applied to the base of the transistor 94 is more positive than the voltage 257 applied to the base of the transistor 96. As a result, transistor 94 conducts excluding transistor 96, as illustrated at IC 94 and IC 96 in Figures 3f and 3g, in the time interval T13 to TO. Conducting transistor 94 provides equal conductivity to transistor 114 of current mirror 109. The flow of current in transistor 110 tends to charge capacitor 120 with current, which is illustrated as positive current 1120 in Figure 3h. As is known, a constant charge current flowing in the capacitor 120 in the time interval T13 to TO results in an increasingly positive embankment voltage, as illustrated by the VC 120 in Figure 3i.
Ajanhetkenä TO siirtyy jännite 257 positiivisemmaksi kuin 257 ja transistori 96 johtaa sulkien pois transistorin 94 kuten on havainnollistettu kollektorin virroilla IC 94 ja IC 96. Transistorin 96 johtaminen aikaansaa virran kulun kondensaattorissa 120, mikä pyrkii purkamaan kondensaattoria ja mikä on havainnollistettu negatiivisena virtana 1120 kuviossa 3h. Transistorin 96 purkava virta on yhtä suuri kuin aikaisempi varaava virta. Kuten on tunnettua vakinainen purkava virta kulkien kondensaattorista 120 aikavälillä TO - Tl johtaa pengerjännitteeseen, mikä on havainnollistettu kohdassa VC 120 kuviossa 3j mikä pienentyy samalla nopeudella kuin se, millä tämä aikaisemmin varattiin transistoreista 94, 110 ja 112. Aikavälillä %0 - Tl kondensaattorin 120 jännite siirtyy takaisin samaan jännitteeseen, mikä sillä oli ennen ajanhetkeä T13. Tämän seurauksena kun palautuksen pulssin aikaväli T12 - T2 on keskitettynä ajanhetkiin nähden, jolloin merkkien 257 siirtymäkohta esiintyy ei kondensaattori 120 varaudu eikä myöskään purkaudu ja vertailun jännite syötettynä vertailijaan 82 viivepiirissä 72 pysyy muuttumattoman.At time TO, voltage 257 becomes more positive than 257 and transistor 96 conducts excluding transistor 94 as illustrated by collector currents IC 94 and IC 96. Conducting transistor 96 causes current to flow in capacitor 120, which tends to discharge the capacitor and is illustrated in Figure 3 as a negative current. The discharge current of transistor 96 is equal to the previous charging current. As is known, a constant discharge current flowing from the capacitor 120 in the time interval TO - T1 results in a bank voltage, as illustrated in VC 120 in Fig. 3j, which decreases at the same rate as that previously charged by transistors 94, 110 and 112. Between 0% and T1 switches back to the same voltage it had before time T13. As a result, when the time interval T12 to T2 of the reset pulse is centered with respect to the time points at which the transition point of the marks 257 occurs, the capacitor 120 does not charge nor discharge and the reference voltage applied to the comparator 82 in the delay circuit 72 remains unchanged.
Siinä tapauksessa että esiintyy lisääntynyt poikkeutuksen piirin 140 kuormitus saattaa palautuksen pulssi edelleen viivästyä tietyn aikavälin kuten T14 - T3 verran, kuten on havainnollistettu katkoviiva-aaltomuodolla 302 kuviossa 3a. Tässä tilanteessa kollektorin virta kulkee transistorissa 98 oleellisesti koko aikavälin T14 - %3 kuluessa, kuten on havainnollistettu katkoviiva-aaltomuodolla 304 kuviossa 3e. Virtaa kulkee transistoreissa 94 ja 110 aikavälillä T14 - TO ja transistorissa 96 paljon 15 71 049 pitemmän aikavälin TO - T3 aikana. Tämän seurauksena ylittää aikaväli, jolloin kondensaattori 120 purkautuu sen aikavälin, jolloin se varautuu. Kuten on havainnollistettu katkoviiva-aaltomuodolla 310 kuviossa 3i johtaa epätasaisuus varaamisen ja purkautumisen ajoissa negatiivisempaan jännitteeseen jäämässä joh-timeen 120 vertailun aikavälin jälkeen. Tämä negatiivisempi jännite tuotuna vertailijaan 82 vertailuarvona saa ajanhetken T 4 esiintymän aikaisemmin uusiutuvan jakson kuluessa, täten aloittaen ohjauspulssin 269 aikaisemmin ja kompensoiden lisäystä viiveessä T10 - TO ohjauspulssin päättymisen ja halutun palautuksen pulssin aikavälin keskikohdan välillä.In the event of an increased load on the deflection circuit 140, the recovery pulse may be further delayed by a certain time interval, such as T14 to T3, as illustrated by the dashed waveform 302 in Figure 3a. In this situation, the collector current flows in transistor 98 for substantially the entire time interval T14 -% 3, as illustrated by the dashed waveform 304 in Figure 3e. Current flows in transistors 94 and 110 in time interval T14-TO and in transistor 96 during much longer time interval TO-T3. As a result, the time interval at which capacitor 120 discharges exceeds the time interval at which it is charged. As illustrated by the dashed waveform 310 in Figure 3i, the unevenness in the charging and discharging times results in a more negative voltage remaining in the conductor 120 after the comparison interval. This more negative voltage applied to the comparator 82 as a reference value causes the occurrence of time T 4 during the earlier recurring period, thus starting the control pulse 269 earlier and compensating for the increase in delay T10 to TO between the end of the control pulse and the center of the desired reset pulse interval.
Kuvattu keksintö aikaansaa vaakapoikkeutuksen piirin vaiheen ja taajuuden säädön, jotta ylläpidettäisiin palautuksen pulssi synkronisena keskimääräisen ajan kanssa synkronisoinnin merkeistä ja ylläpidettäisiin synkronismi riippumatta kestoajan vaihteluista palautuksen pulsseissa mitkä muuttuvat vaakasuuntaisen poikkeutuksen piirin kuormituksen mukana. Koska käytetään harvempia osia on tämä järjestely luotettavampi kuin mitä oli aikaisemmin tunnetussa tekniikassa.The described invention provides phase and frequency control of the horizontal deflection circuit to maintain the reset pulse synchronous with the average time from the synchronization indicia and to maintain synchronism regardless of the duration variations in the reset pulses that change with the horizontal deflection circuit load. Because fewer parts are used, this arrangement is more reliable than what was previously known in the art.
Vaikkakin logiikkapiirien 200 kytkennät kuvatulla tavalla ovatkin sovellettavissa suuren nopeuden logiikan tapaukseen huomaa alan asiantuntija, että tarvitaan muunnoksia keskinkertaisen nopeuden logiikkapiirien tapauksessa, jollaisia ovat integroidut injektiologiikat. Erityisesti tulisi johtimet i ja j kytkeä inverttereiden 196 ja vastaavasti 194 sisääntuloihin, ... 2 jotta kompensoitaisiin vaiheensiirto I L piireissä. Kuten alan asiantuntijat: hyvin tietävät voidaan käyttää säädettävissä olevaa oskillaattoria viivepäiriin 72, logiikan 200 ja pulssinlevey-den säätöpiirin 150 sijaan täten aikaansaaden vaakapoikkeutuksen piirin ohjauspulssit, kuten sellaiset pulssit kuin kuviossa 2s on esitetty suoraan, ja tehden tarpeettomiksi kuvioiden 2h - 2r aaltomuodot.Although the connections of the logic circuits 200 as described are applicable to the case of high speed logic, one skilled in the art will recognize that modifications are required in the case of medium speed logic circuits such as integrated injection logics. In particular, conductors i and j should be connected to the inputs of inverters 196 and 194, respectively, ... 2 in order to compensate for the phase shift I L in the circuits. As will be appreciated by those skilled in the art, an adjustable oscillator may be used for delay circuit 72 instead of logic 200 and pulse width control circuit 150, thereby providing horizontal deflection circuit control pulses such as those shown directly in Figure 2s, and eliminating the need for Figures 2h-2r.
Claims (7)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94877578A | 1978-10-05 | 1978-10-05 | |
| US94877578 | 1978-10-05 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| FI793025A FI793025A (en) | 1980-04-06 |
| FI71049B FI71049B (en) | 1986-07-18 |
| FI71049C true FI71049C (en) | 1986-10-27 |
Family
ID=25488242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FI793025A FI71049C (en) | 1978-10-05 | 1979-09-28 | HORIZONTAL SYNCHRONIZATIONARRANGEMANG FOER EN TELEVISIONANVISNINGSAPPARAT |
Country Status (13)
| Country | Link |
|---|---|
| JP (1) | JPS5854545B2 (en) |
| AT (1) | AT382990B (en) |
| AU (1) | AU522723B2 (en) |
| DE (1) | DE2940461C2 (en) |
| ES (1) | ES484745A1 (en) |
| FI (1) | FI71049C (en) |
| FR (1) | FR2438396A1 (en) |
| GB (1) | GB2034137B (en) |
| IT (1) | IT1123415B (en) |
| MY (1) | MY8500721A (en) |
| NZ (1) | NZ191751A (en) |
| PL (1) | PL123959B1 (en) |
| SE (1) | SE440436B (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752268A (en) * | 1980-09-12 | 1982-03-27 | Sanyo Electric Co Ltd | Horizontal synchronizing circuit |
| US4317133A (en) * | 1980-09-29 | 1982-02-23 | Rca Corporation | Two-loop horizontal AFPC system |
| JPS5752271A (en) * | 1980-11-12 | 1982-03-27 | Sanyo Electric Co Ltd | Horizontal synchronizing circuit |
| US4396948A (en) * | 1981-02-11 | 1983-08-02 | Rca Corporation | Dual mode horizontal deflection circuit |
| FR2504763B1 (en) * | 1981-04-27 | 1985-07-05 | Thomson Csf | TELEVISION SCANNING CONTROL CIRCUIT |
| NL8103705A (en) * | 1981-08-06 | 1983-03-01 | Philips Nv | LINE SYNCHRONIZER FOR AN IMAGE DISPLAY. |
| US4510527A (en) * | 1983-03-28 | 1985-04-09 | Rca Corporation | Horizontal deflection phasing arrangement |
| US4639780A (en) * | 1985-04-01 | 1987-01-27 | Rca Corporation | Television synchronizing apparatus |
| JPS6267426A (en) * | 1985-09-20 | 1987-03-27 | Agency Of Ind Science & Technol | Ceramic tester |
| US4769705A (en) * | 1987-06-30 | 1988-09-06 | Rca Licensing Corporation | Deflection synchronizing apparatus |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3891800A (en) * | 1971-03-16 | 1975-06-24 | Philips Corp | Line time base in a television receiver |
| US3730989A (en) * | 1971-12-13 | 1973-05-01 | Gte Sylvania Inc | Television horizontal transistor oscillator and afc network |
| US4047223A (en) * | 1976-01-16 | 1977-09-06 | Zenith Radio Corporation | Frequency scanning automatic phase control system |
| JPS5299054A (en) * | 1976-02-16 | 1977-08-19 | Hitachi Ltd | Phase locked loop circuit |
| NL7714033A (en) * | 1977-12-19 | 1979-06-21 | Philips Nv | TELEVISION RECEIVER WITH A LINE SYNCHRONIZE CIRCUIT. |
-
1979
- 1979-09-28 AU AU51292/79A patent/AU522723B2/en not_active Expired
- 1979-09-28 FI FI793025A patent/FI71049C/en not_active IP Right Cessation
- 1979-09-28 SE SE7908091A patent/SE440436B/en not_active IP Right Cessation
- 1979-10-02 IT IT26190/79A patent/IT1123415B/en active
- 1979-10-04 PL PL1979218729A patent/PL123959B1/en unknown
- 1979-10-04 GB GB7934508A patent/GB2034137B/en not_active Expired
- 1979-10-04 ES ES484745A patent/ES484745A1/en not_active Expired
- 1979-10-04 FR FR7924752A patent/FR2438396A1/en active Granted
- 1979-10-04 NZ NZ191751A patent/NZ191751A/en unknown
- 1979-10-05 AT AT0652779A patent/AT382990B/en not_active IP Right Cessation
- 1979-10-05 JP JP54129362A patent/JPS5854545B2/en not_active Expired
- 1979-10-05 DE DE2940461A patent/DE2940461C2/en not_active Expired
-
1985
- 1985-12-30 MY MY721/85A patent/MY8500721A/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854545B2 (en) | 1983-12-05 |
| GB2034137B (en) | 1982-10-27 |
| ES484745A1 (en) | 1980-04-16 |
| SE7908091L (en) | 1980-04-06 |
| FR2438396B1 (en) | 1984-06-22 |
| FI793025A (en) | 1980-04-06 |
| DE2940461A1 (en) | 1980-04-10 |
| IT7926190A0 (en) | 1979-10-02 |
| IT1123415B (en) | 1986-04-30 |
| MY8500721A (en) | 1985-12-31 |
| AU522723B2 (en) | 1982-06-24 |
| AU5129279A (en) | 1980-04-17 |
| FI71049B (en) | 1986-07-18 |
| AT382990B (en) | 1987-05-11 |
| JPS5550779A (en) | 1980-04-12 |
| ATA652779A (en) | 1986-09-15 |
| DE2940461C2 (en) | 1982-05-19 |
| GB2034137A (en) | 1980-05-29 |
| FR2438396A1 (en) | 1980-04-30 |
| NZ191751A (en) | 1983-05-10 |
| SE440436B (en) | 1985-07-29 |
| PL218729A1 (en) | 1980-08-11 |
| PL123959B1 (en) | 1982-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI72841C (en) | Television receivers with horizontal deflection circuit and voltage regulator utilizing a common sawtooth wave generator. | |
| US4847678A (en) | Dual mode gen-lock system which automatically locks to color burst or to sync information | |
| FI71049B (en) | HORIZONTAL SYNCHRONIZATIONARRANGEMANG FOER EN TELEVISIONANVISNINGSAPPARAT | |
| EP0297847B1 (en) | Television synchronising apparatus | |
| EP0473771B1 (en) | Display locked timing signals for video processing | |
| US4063133A (en) | Horizontal deflection circuit with timing correction | |
| US4327376A (en) | Dual phase-control loop horizontal deflection synchronizing circuit | |
| JPS59122196A (en) | Method and circuit for synchronizing local oscillation of television with frequency and phase | |
| CA2229765C (en) | Synchronize processing circuit | |
| US4024343A (en) | Circuit arrangement for synchronizing an output signal in accordance with a periodic pulsatory input signal | |
| US3428855A (en) | Transistor deflection control arrangements | |
| EP0273497B1 (en) | Circuit for producing a periodic, essentially parabolic signal | |
| US4694339A (en) | Power line locked image processing systems | |
| EP0265986B1 (en) | Field deflection circuit in a picture display device | |
| FI104775B (en) | Synchronous horizontal scan with multiple horizontal frequency | |
| US4855828A (en) | Television synchronizing arrangement | |
| JP2794693B2 (en) | Horizontal deflection circuit | |
| KR100256160B1 (en) | Improved horizontal blanking signal generating apparatus | |
| US4797771A (en) | Television fault detection and protection apparatus | |
| KR830000983B1 (en) | Dual Phase-Controlled Loop Deflection Synchronization Circuit | |
| JP3257439B2 (en) | Horizontal position adjustment circuit | |
| KR820000207B1 (en) | Horizontal deflection circuit with timing corection | |
| US3424998A (en) | Relaxation oscillator with sawtooth output | |
| JP2623360B2 (en) | Synchronization signal generation circuit and synchronization method thereof | |
| JPH0636557B2 (en) | Horizontal oscillator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MA | Patent expired |
Owner name: RCA LICENSING CORPORATION |