Przedmiotem wynalazku fest uklad syn^onizacji lwi z podwójna petlaregulacji fazy.Odtwarzanie telewizyjnych sygnalów fonicznych jest realizowane przez powtarzalne wybieranie wiazki elek¬ tronów na powierzchni ekcaau kineskopu. Natezenie wiazki jest modulowane przez sygnaly wizyjne w £elu wytworzenia obrazów na ekranie, reprezentujacych ^odtwarzany obraz. w* celu synchronizacji wybierania wiazki z odtwa¬ rzana informacja, uklady wybierania czy odchylania sa synchronizowane z sygnalami synchronizujacymi z in- fprmacja o obrazie w calkowitym sygnale wizyjnym.Odbierany prz^ez odbiornik telewizyjny, calkowity sygnal wizyjny moze zawierac zaklócenia w postaci szumu elektrycznego lub cieplnego.Przy ttanamisji impulsy sy^hrpnizu|ace powtarzaja s'ie z czestotliwoscia, Jctóra jest dokladnie jregulowana i wybitnie stabilna. Poniewaz obecnosc szumu zaklóca sygnaly sync^onjzujac* .w przypadkowy sposób, za- £ZCSp OgóJnic stosowac uzyskiwanie synchronizacji «kla4w J4chylania Jinii przy pomocy impulsów syn- ¦<4ironiziiqi linii przy zastosowaniu generatora, którego :»pjtpUiwpsc jest .regulowana przez petle, synchronizacji Azowej w Aelu zrównania z czestotliwoscia sy^ialu synchronizujacego. W zwiazku z tyra, gdy którykolwiek 4mpujs «yncl^o,nij5ujfcy jest z^ócany przez szum, czestotliwosc generatora pozostaje w zasadzie niezmie¬ niona i uklady odchylania nadal odbieraja regularne impulsy sterujace odchylaniem. 10 15 20 30 Podczas normalnej pracy przy odtwarzaniu obrazów telewizji, uklad odchylania linii wytwarza impulsy wyso¬ konapieciowe w eehi zapewnienia stosunkowo szybkiego, powtarzalnego wybierania. Znane jest uzyskiwanie wy¬ sokiego napiecia anody, wymaganego do pracy kines¬ kopu, przez prostowanie i filtrowanie wysokonapiecio¬ wych impulsów. Czesto uklad odchylania linii jest zasi¬ lany ze zródla mocy wytwarzajacego niskie napiecie dla pozostalych ukladów odbiornika telewizyjnego.Odkryto, ze regulacja w czasie impulsów napiecia powrotu, wytwarzanych przez uklad odchylania linii, zmienia sie w sposób zalezny od obciazenia ukladu odchylania, jak na przyklad zalezny od jaskrawosci obra¬ zu odtwarzanego w kineskopie. Taka zmiana w czasie impulsów napiecia przewodu powoduje zaklócenie odtwarzanego obrazu.Znany jest z opisu patentowego Stanów Zjednoczo¬ nych Ameryki nr 3-691-800 uklad synchronizaqi, w którym druga petla regulacji fazy jest dolaczona do wyjscia pierwszej -petli fazy. Druga petla fazy zawiera drugi generator i drufi detektor fazy. Uklad calkujacy dolaczony do wyjscia ukladu odchylania linii calkuje impulsy powrotu i dostarcza w wyniku tego sygnal piloktztaltny do wejscia detektora 4azy dla porównania z impulsami sterowanymi przy sredniej czestotliwosci wejsciowych impulsów synchronizujacych. Fikr o malej stalej czasowej doprowadza sygnal wyjsciowy drugiego detektora fazy do drugiego generatora dla regulacji jego fazy w celu ^utrzymania impulsów powrotu w synchro- nizmie z sygnalem wyjsciowym pierwszej petli synchro- 123 950123 959 nizacji fazowej. Wprowadza to wade, ze regulacja fazy w drugiej petli jest zalezna od czasu trwania impul¬ sów powrotu.Znany jest z publikacji Mullard Technical Com¬ munications Nr 118, kwiecien, 1973 r. uklad z dwoma petlami, w którym generator sygnalu piloksztaltncgo jest sterowany az do sredniej wartosci wejsciowych sygnalów synchronizujacych przez pierwsza petle syn- chronizaqi fazowej i druga petla regulacji fazy jest dolaczona do wyjscia generatora sygnalów piloksztalt- nych. Druga petla regulacji fazy zawiera sterowany uklad przesuwajacy faze i drugi detektor fazy. Detektor fazy A ; JP o|[po#iio!^na wyjsciowy sygnal piloksztaltny generatora ' i na impulsy powrotu dla wytwarzania sygnalu, który jest filtrowany z mala stala czasowa i stosowany do regu- ¦ - •¦ iacji fazy sterowanego ukladu przesuwajacego faze, wlaczonego pomiedzy generator i uklad odchylania linii, w celu utrzymania impulsów w synchronizmie ze srednia wartoscia wejsciowych sygnalów synchronizu¬ jacych.Pozadane jest w celach stabilizacji stosowanie gene¬ ratora, którego czestotliwosc jest regulowana przez cewke i kondensator zamiast przez rezystor i konden¬ sator. Jednakze jezeli jest rozwazana praca generatora z czestotliwoscia odchylania linii, wymagane jest zasto¬ sowanie duzych cewek i kondensatorów, które sa nie tylko kosztowne, ale które takze maja duze wymiary fizyczne i maja tendencje do odbioru sygnalów z ukla¬ dów odchylajacych o duzej mocy, co powoduje niesta¬ bilnosc generatora. Jest w zwiazku z tym pozadane zastosowanie cewek i kondensatorów o malych wartos¬ ciach jako elementów okreslajacych czestotliwosc gene¬ ratora odchylania linii. Jednakze to wymaga zastosowa¬ nia stosunkowo duzej czestotliwosci roboczej.W przypadku ukladów scalonych zwykle stosowano generator odchylania linii wielkiej czestotliwosci i sze¬ reg cyfrowych dzielników czestotliwosci do wytwarzania sygnalu o czestotliwosci linii i duzej stabilnosci. Jed¬ nakze sygnal wyjsciowy tego szeregu dzielników czestotli¬ wosci jest sygnalem cyfrowym lub dwupoziomowym.Sygnal dwupoziomowy moze byc synchronizowany do sredniego czasu wejsciowych sygnalów synchronizuja¬ cych przez pierwsza petle synchronizacji fazowej. Pod¬ czas gdy jest zawsze pozadane zmniejszenie liczby stop¬ ni przetwarzania sygnalu, wymagajacych do uzyskania danej funkcji, jest szczególnie wazne w przypadku u- kladów scalonych zmniejszenie liczby polaczen inter- face'u pomiedzy ukladem scalonym i elementami ze¬ wnetrznymi.Uklad synchronizacji linii wedlug wynalazku zawiera petle synchronizacji fazowej, której wejscie jest dola¬ czone do zródla zespolów synchronizacji linii, a na wyj¬ sciu wystepuje dwupoziomowy sygnal, oraz petle re¬ gulacji fazy dolaczona do wyjscia petli synchronizacji fazowej. Petla regulacji fazy zawiera detektor fazy, którego pierwsze wejscie jest dolaczone do wyjscia petli regulacji fazy i drugie wejscie jest dolaczone do ukladu odchylania linii. Petla regulacji fazy zawiera takze filtr dolaczony do wyjscia detektora fazy oraz uklad o ste¬ rowanej fazie, zawierajacy wejscie sterowania w postaci bazy tranzystora, dolaczone do filtru petli.Detektor fazy zawiera pierwszy tranzystor i drugi tranzystor z polaczonymi emiterami, których bazy two¬ rza pierwsze wejscie detektora fazy oraz trzeci tranzys¬ tor, którego baza tworzy drugie wejscie detektora fazy i którego obwód przewodzenia kolektor-emiter jest do~ laczony do emiterów pierwszego tranzystora i drugiego tranzystora i do punktu o potencjale odniesienia oraz: uklad laczacy kolektory pierwszego tranzystora i dru- 5 giego tranzystora z zaciskiem zasilania.Uklad laczacy kolektory pierwszego tranzystora i drugiego tranzystora z zaciskiem zasilania zawiera uklad symetryczny pradowo.Uklad symetryczny pradowo zawiera czwarty tran- io zystor, którego baza jest dolaczona do kolektora pier¬ wszego tranzystora i kolektor jest dolaczony do kolek¬ tora drugiego tranzystora dla utworzenia zacisku wyj¬ sciowego detektora fazy, piaty tranzystor, którego ko¬ lektor jest dolaczony do kolektora pierwszego tranzys- 15 tora i baza jest dolaczona do emitera czwartego tranzys¬ tora oraz dwa rezystory i diode polaczone z jednej strony z zaciskiem zasilania, a z drugiej strony emiterem czwartego tranzystora i z emiterem piatego tranzystora.Korzystnie wedlug wynalazku filtr petli zawiera 20 kondensator.Uklad o sterowanej fazie w korzystnym wykonaniu zawiera sterowany uklad opózniajacy.Sterowany uklad opózniajacy zawiera kondensator, na którego wyjsciu wystepuja sygnaly piloksztaltne 25 i który jest dolaczony do petli synchronizacji fazowej.Komparator jest dolaczony do kondensatora, do detek¬ tora fazy oraz do ukladu odchylania linii.Uklad wedlug wynalazku zawiera drugi uklad opóz¬ niajacy, którego wejscie jest dolaczone do wyjscia kom¬ paratora i wyjscie jest dolaczone do ukladu odchylania linii.Przedmiot wynalazku jest przedstawiony w przykla¬ dzie wykonania na rysunku, na którym fig. 1 przedsta¬ wia uklady elektroniczne odbiornika telewizyjnego we¬ dlug wynalazku, w schemacie czesciowo blokowym i czesciowo ideowym i fig. 2 i 3 — rózne napiecia jaka przebiegi amplitud w funkcji czasu, wystepujace w ukla¬ dzie z fig. 1.Fig. 1 przedstawia odbiornik telewizyjny zawierajacy antene 10 do odbioru sygnalów fonicznych, które sa doprowadzane do ukladu 12 strojenia, wzmacniania ich posrednich czestotliwosci i detekcji, w którym sygnal foniczny jest wybierany, wzmacniany i demodulowany 45 w celu wytworzenia calkowitego sygnalu wizyjnego.Calkowity sygnal wizyjny jest doprowadzany do róznych ukladów 14 przetwarzania sygnalów luminancji i chromi¬ nancji, a przetworzone sygnaly sa doprowadzane do kineskopu 16 w celu ich odtwarzania. Calkowity sygnal 50 wizyjny jest równiez dostarczany do separatora 18 sygnalów synchronizujacych, w którym sa rozdzielane sygnaly synchronizacji linii i pola. Sygnaly synchroni¬ zacji pola sa dostarczane do ukladu 20 odchylania pola dla sterowania pradem odchylajacym w uzwojeniu 22 55 odchylania pola, zwiazanym z kineskopem 16.Sygnaly synchronizacji linii, przedstawione przez przebieg 251 na fig. 2a, sa odprowadzane z separatora 18 sygnalów synchronizacji przewodem A do petli 30 synchronizacji fazowej. Petla 30 synchronizacji fazowej 60 wytwarza dwupoziomowe impulsy, które sa dostarczane przewodami G i G do petli 70 regulaqi fazy, która dos¬ tarcza przewodem S impulsy sterujace dla ukladu 140 odchylania linii.Uklad 140 odchylania linii wytwarza prad odchylajacy, 65 okreslajacy powtarzajace sie okresy wybierania i po- 35 40123 959 5 wrotu w uzwojeniu 142 odchylania linii, zwiazanym z kineskopem 16. Uklad 140 odchylania linii wytwarza równiez napiecie anody dla kineskopu 16 i skutkiem tego uklad 140 odchylania linii jest róznie obciazony.Petla 30 synchronizacji fazowej zawiera generator 32 o sterowanym napieciu, który wytwarza na przewodzie B impulsy o czestotliwosci 503,5 kHz, jak przedsta¬ wiono przez przebieg 252 na fig. 2b. Sygnal generatora 32 jest dostarczany do dzielnika 32:1, zawierajacego przerzutniki D 34, 40, 46, 52 i 58. Wyjscie Q przerzut- nika D przyjmuje stan wejscia przygotowujacego D przy opadajacym krancu sygnalu dostarczanego do wejscia synchronizacji C. Jezeli wyjscie Q przerzutnika D jest dolaczone do wejscia przygotowujacego D, syg¬ nal jest dzielony przez dwa na wejsciu synchronizacji G i zostaje wytworzony na wyjsciu Q podzielony sygnal.Sygnal generatora 23 o przebiegu 252 jest dzielony przez 2 za pomoca przerzutnika D 34 i wytwarza na jego wyjsciu Q sygnal taki, jak przedstawiono przez przebieg 253 na fig. 2c, który to sygnal jest doprowadzany prze¬ wodem C do polaczonej kaskadowo pary wzmacniaczy odwracajacych 36 i 38. Pierwsze wyjscie 38a wzmacnia¬ cza odwracajacego 38 jest dolaczone do wejscia synchro¬ nizacji C przerzutnika D 40 i drugie wyjscie 38b jest dolaczone do przewodu szynowego H. Przerzutnik D 40 dzieli przez dwa i wytwarza na jego wyjsciu Q sygnal taki, jak sygnal, przedstawiony przez przebieg 254 na fig. 2d, który to sygnal jest doprowadzany przewodem D do wejscia wzmacniacza odwracajacego 42. Wyjscie 42a wzmacniacza odwracajacego 42 jest dolaczone do wej¬ scia wzmacniacza odwracajacego 44, a wyjscie 44a wzmacniacza odwracajacego 44 jest dolaczone do wejscia synchronizacji C przerzutnika D 46. Przerzut¬ nik D 46 dzieli sygnal na jego wejsciu synchronizacji C przez 2 i wytwarza na jego wyjsciu Q sygnal przedsta¬ wiony przez przebieg 255 z fig. 2e. Wyjscie Q przerzut¬ nika D46 jest dolaczone przewodem E do wejscia wzmacniacza odwracajacego 48, którego wyjscie 48a jest dolaczone do wejscia wzmacniacza odwracajacego 50, a wyjscie 48b jest dolaczone do przewodu H. Wyjscie wzmacniacza odwracajacego 50 jest dolaczone do wejscia C przerzutnika D 52 i podzielony sygnal przed¬ stawiony przez przebieg 256 na fig. 2f jest wytwarzany na wyjsciu Q przerzutnika D 52 i jest doprowadzany przewodem F do wejscia wzmacniacza odwracajacego 54.Wyjscie 54b wzmacniacza odwracajacego 54 jest dola¬ czone do przewodu H i wyjscie 54a jest dolaczone do wejscia wzmacniacza odwracajacego 56. Wyjscie wzma¬ cniacza odwracajacego 56 jest dolaczone do wejscia C przerzutnika D 58.Sygnal przedstawiony przez przebieg 257 na fig. 2g jest wytwarzany na wyjsciu Q przerzutnika D 58 i jest doprowadzany przewodem G do wejscia wzmacniacza odwracajacego 60 i petli 70 regulacji fazy. Wyjscie Q przerzutnika D 58 jest równiez dolaczone przez wzmac¬ niacz buforowy 59 do przewodu H. Na wyjsciu wzmac¬ niacza odwracajacego 60 wystepuje sygnal o przebiegu 257 odwróconym wzgledem przebiegu 257 i jest do¬ prowadzony przewodem G do wejscia detektora fazy 62 i do petli 70 regulacji fazy.Detektor fazy 62 porównuje sygnal o przebiegu 257 z sygnalami synchronizacji linii o przebiegu 251 i wy¬ twarza sygnal sterujacy, który jest dostarczany do filtru 6 64 petli i doprowadzany do wejscia sterowania genera¬ tora 32. Petla 30 synchronizacji fazowej steruje sygna¬ lami binarnymi lub dwupoziomymi o przebiegu 257, wystepujacymi na przewodzie G i G w celu utrzymania 5 przejscia sygnalów o przebiegu 257 w synchronizm ze srednim, impulsowym sygnalem synchronizujacym, wytwarzanym przez separator 18.Jak wzmiankowano, moze wystepowac pewne zalezne od obciazenia opóznienie pomiedzy impulsem sterujacym 10 odchylaniem linii a uzyskiwanym impulsem synchroni¬ zacji linii. To opóznienie moze wynosic az 15 mikrose¬ kund, reprezentujac w przyblizeniu 90° okresu odchy¬ lania linii.Petla 70 sterowania fazowego zawiera sterowany 15 uklad przesuwajacy faze, lub uklad opózniajacy 72, do którego sa dostarczane Sygnaly wytwarzane przez pe¬ tle 30.Opóznienie ukladu opózniajacego 72 jest sterowane przez sygnal wyjsciowy detektora fazy 02, który jest 20 zasilany impulsami napiecia powrotu linii i wytwarza prad o pierwszej i drugiej polaryzacji, gdy dwupozio¬ mowe sygnaly o przebiegu 257, wytwarzane przez petle 30, sa odpowiednio w pierwszym i drugim stanie.Prady wytwarzane przez detektor fazy 92 sa filtrowane 25 i dostarczane do ukladu opózniajacego 72 w celu utrzy¬ mania synchronizmu pomiedzy impulsami napiecia powrotu i przejsciem sygnalu dwupoziomowego.Petla 70 sterowania fazowego zawiera uklad ksztal- towania 122 impulsów napiecia powrotu, uklad stero¬ wania 150 czasem trwania odchylania i uklad logiczny 200. Uklad logiczny 200 wytwarza sygnaly sterujace dla ukladu opózniajacego 72 i przetwarza sygnaly w celu zapewnienia impulsowego sygnalu wejsciowego nawet wówczas, gdy uklad opózniajacy 72 pracuje w punkcie o wartosci skrajnej jego zakresu: Uklad logiczny 200 zawiera uklad odwracajacy 202, którego wejscie jest do¬ laczone do przewodu H i wyjscie jest dolaczone do dalszego ukladu odwracajacego 204. Wyjscie 42b wzmac- niacza odwracajacego 42 jest dolaczone do wyjscia 204a ukladu odwracajacego 204 i calkowity sygnal wyjsciowy, przedstawiony przez przebieg 259 na fig. 2i, jest dopro¬ wadzany przewodem I do wejscia ukladu odwracajacego 194.Podobnie wyjscie 44b wzmacniacza odwracajacego 45 44 jest dolaczone do wyjscia 204b ukladu odwracajacego 204 i sygnal przedstawiony przez przebieg 260 na fig. 2j jest doprowadzony przewodem J do wejscia ukladu od¬ wracajacego 196. Sygnaly 259 i 260 wystepuja w ustalo¬ nym zwiazku czasowym z sygnalami o przebiegu 257.Wyjscie 196a ukladu odwracajacego 196 jest dolaczone do wejscia przerzutnika 178 zawierajacego uklady od¬ wracajace 160 i 182. Wyjscie ukladu odwracajacego 180 jest dolaczone do wejscia ukladu odwracajacego 182 i wyjscie 182a ukladu odwracajacego 182 jest dolaczone do wejscia ukladu odwracajacego 180. Wyjscie 194a ukladu odwracajacego 194 jest dolaczone do wejscia ukladu odwracajacego 182. Sygnal wyjsciowy przerzut¬ nika 178 wystepuje na przewodzie K, który jest dola- 00 czony do wyjscia 182b ukladu odwracajacego 182.Wyjscie 196b ukladu odwracajacego 196 jest dolaczone do wejscia ukladu odwracajacego 186, który jest dola¬ czony do ukladu odwracajacego 188 w celu utworzenia przerzutnika 184. Zapewnia to uzyskanie sygnalu wyj- 65 sciowego z przerzutnika 184.Sygnal p*2e^stawJóriy jaka pfzeblfcg 2tó na fig. Zm jest WytWafl&ny fia wyjsciu 1Mb ukladu odwracajacego tM i jelit dbprbWadzany pfZeWbdgm M do wejStia ukladu Ww?fifciWteJ3 1TO; WejSefc ukladu odwracajacego 19S Jest jfdwMez ddlaezone dó lktfetttfa tranzystora npft 91 na Wyjieiu ukladu of6eniajace^O 72. Sygnal przedsta¬ wiony przez przebieg *i8 ha fig. 2n jest wytwarzany przez uklkd odwracajaiey 198 i jest doprowadzany plz*Wodenr N do Wejscia ukladu odwracajacego 190, MtOrUfeO Wtftm fest dolaczone do wejscia ukladu ódWr*- cttftfege IM preerzuthika 184; Wyjscie 196a ukladu odwracajacego IM jest równiez dolaczone do wejscia ukladu odwracajacego 190.Sygnal wyjsciowy przerzutnika 1?8 jest doprowadzony przewodem tt do bazy tranzystora npn 74. baza tranzys¬ tora "74 odbiera równiez sygnal polaryzacji z zacisku zasilania B + przez rezystor 75. Obwód kolektor-emi- ter tranzystora ?4 jest dolaczony przewodem L do kondensatora 78 w celu jego okresowego rozladowy¬ wania. Kondensator 78 odbiera prad ladowania z zacisku zasilania B + przez rezystor 80. Napiecie piloksztaltne na kondensatorze 78 jest doprowadzane do bazy tranzys¬ tora pnp 86 komparatora 82. Komparator 82 zawiera tranzystor pnp 84, którego emiter jest dolaczony do emitera tranzystora 86 i poprzez rezystor $8 do zacisku zasilania 1$ +. Kolektor tranzystora 86 jest dolaczony do masy. Kolektor tranzystora 84 jest dolaczony do bazy tranzystora 91 i do masy poprzez rezystor 90. Zlacze baza-emitet tranzystora 91 jest dolaczone do rezystora IW 2 celu doprowadzania opóznionego sygnalu dó wej¬ scia ukladu Odwadniajacego 192.Wyjscie przerzutnika 184 jest dolaczone przewodem O do wejscia C przerzutnika 174 ukladu sterowania 150 czasem trwania odchylania. Wyjscie Q przerzutnika 174 jest dolaczone do wejscia ukladu odwracajacego 176, którego wyjscie 176a jest dolaczone do wejscia przygoto¬ wujacego D przerzutnika 174 i którego wyjscie 176b jest dolaczone przewodem P do bazy przelaczajacego tranzystora npn 156. Wyjscia 176* i 176b wytwarzaja sygnaly zsynchronizowane fazowo z sygnalem na Wyjs¬ ciu Q przerzutnika 174. Baza tranzystora 156 odbiera prad polaryzacji z zaciskiem zasilania B+ przez rezys¬ tor 158 i jego obwód koiektor-emiter jest dolaczony przewodem Q do kondensatora 152.Kondensator 152 jestladowany zaciskiem zasilania B + przez rezystor 154. Sygnal piloksztaltny na Wyjsciu kbnderisatóra 1&2 jest doprowadzany do bazy tranzys¬ tora pnp 1&& komparatora 160. Emiter tranzystora pnp ltiZ jest dolaczony do emitera tranzystora 1*8 i do za¬ cisku zasilania B + ptzcz rezystor 1*6. Kolektor tran¬ zystora 1*2 jWT dólat20ny do masy i baza jego dolaczona jest do suWata potencjometru 16* wfc^zónegd po¬ miedzy zaclsk zasilania *+ i maslr ffla regulacji czasu trwania odchylania. Syfehal wyjsciowy jest kletdWahy z komparatora l6ft do rezyfctbra Ifd W^czSne^b po¬ miedzy kolektor tranzystora i*S l mase. Rez^std^f ilfr fest dolaczony do zlacza baza-cmite* tranzystora nph ItS, którego kolektor fest dolaczony do Wejscia przerzutnika ItL WflScle Q przerzutnika 1*4 jest dolaczone do wejstia wzmacniacza odwracajacego 144 przez wzmac¬ niacz bufotoiwy 146. Wiscie wzmacniacza bctwraca^- cefcd f«ftst douczone dó wejscia ukladu 146 odchylania linii poprzez przewód S. 3 959 9 Impulsy napiecia poWfótu wytwarzane przez uklad 140 odchylania linii W odpowiedzi na sterowanie odchy¬ laniem za pomoca przewodu S, sa doprowadzane prze¬ wodem T do ukladu ksztaltowania 122 impulsów. 5 Uklad ksztaltowania 1Z2 zawiera dzielnik napieciowy 123 skladajacy sie z rezystora 134 i 126. Zlacze baza-emiter tranzystora npn 129 jest dolaczone do rezystora 126. Ko¬ lektor tranzystora 128 jest dolaczony do zacisku zasi¬ lania B -|- przez rezystor obciazajacy 136 i jest równiez i° dolaczony do bazy tranzystora npn 132, którego emiter jest dolaczony dó masy. Kolektor tranzystora 1)2 jest dolaczony do zacisku zasilania B -f przez rezystor obcia¬ zajacy 134. Kolektor tranzystora 132 jest dolaczony do anody diody 136, której katoda jest dolaczona do masy. 15 Zlacze baza-emiter tranzystor* npn 88, reprezentujace Wejscie detektora fazy 92, jest dolaczone dó diody 136.Kolektor ttanzystora 99 jest dolaczony do emiterów tranzystorów 94 i 96 dla dostarczania dó nich pradu.Dzielnik napieciowy 100 zawierajacy rezystory 102 i 104,. 2° Jest wlaczony pomiedzy Zacisk zasilania B + i mase^ Bazy tranzystorów 94 i 96 sa dolaczone do zaczepu dzielnika napieciowego 100 odpowiednio przez rezystory 106 i 108 dla odbioru W nich napiecia polaryzacji* Ko¬ lektor tranzystora 94 jest dolaczony do kolektora tranzy3- 25 tora 96 przez uklad 109 symetryczny pradowo.Uklad 109 zawiera tranzystor pnp 110, któreso baza jer.t dolaczona do kolektora tranzystora 94 i do kolektora tranzystora pnp 112. Emiter tranzystora 110 jest dola¬ czony do bazy tranzystora 112 i dolaczony do zacisku 30 zasilania B+ przez szeregowe polaczenia rezystora 116 i diody 118. Emiter tranzystora 112 jest dolaczony do zacisku zasilania B+ poprzez rezystor 114. Kolektor tranzystora 110 jest dolaczony do kolektora tranzystora 96 w celu utworzenia zacisku wyjsciowego detektora fazy sS 92. Wyjscie detektora fazy 92 jest dolaczone do bazy tranzystora 94 poprzez przewód u. Kondensator 120 filtru jest wlaczony pomiedzy przewód u i mase dla filtrowania pradów wytwarzanych przez detektor fazy 92 w celu wytworzenia sygnalu regulacji fazy, przez 40 który jest sterowany uklad opózniajacy 72 w celu stero¬ wania odchyleniam w taki sposób, aby utrzymac impulsy napiecia powrotu linii w synchronizmie z dwupoziomo¬ wymi sygnalami o przebiegiu 257 na przewodach G- 15 *<*• Szczególowe dzialanie ukladu i fig. 1 moze byc naj¬ lepiej wyjasnione w polaczeniu z przebiegami z fig. 2.Przebiegi przedstawione na fi&. 2a—2t przedstawiaja przebiegi napiec na przewodach z fig. 1, okreslonych ^ przez odpowiednie litery.Ogólnie mówiac, petla 30 synchronizacji fazowej wy¬ twarza przebiegi 259 i 260 sygnalów we wlasciwym zwiazku czasowym z przebiegami 257 i 257 sygnalów.Uklad logiczny 200 dostarcza sygnaly o przebiegach 55 259 i 269 do ukladu opózniajacego 72 dla wytwarzania przebiegu 265 sygnalu* który jest dostarczany do ukladu sterowanie 150 czafcem trwanieodchylania.IMmd sterowania 150 wytwarza impuls sterujacy o atalytt czesi* trwania 41a aeecerezania go do ukladu Nft 140 odchylanie linii. Uklad 160 odchylania linii wytwa¬ rza impuls powrotu, który jest ksztaltowany i nastepnie porównywany z sygnalami o przebiegu 257 w detek¬ torze fazy 92. jakakolwiek niezgodnosc fazy powoduje wytworzenie lygnalu bledu, który steruje ukladem opó- tt znfajacym Y2 w celu zmniejszeniatejniezgodnosci.123 »S» Podczas pracy generator 92 wytwarza przebieg £51 impulsów 6 czestotliwosci 503 kHz i szereg petli 80 synchronizacji fazowej wytwarza kolejne przebiegi 253-~257 sygnalów. Detektor fazy 93 jest czuly na sy¬ gnal o przebiegu 257 i reguluje generator 32 W znany sposób w celu Utrzymania ujemnego przejscia sygnalu o przebiegu 25? zgodnie z czasem TO w srodku impulsu synchronizacji linii dla przebiegu 231. Napiecie prze^ wodu M jest obnizane do bardziej ujemnej wartosci odpowiadajacej wartosci logicznej „O" przez sygnaly wyjsciowe wzmacniaczy odwracajacych 88* 48 i 54 lub przez wzmacniacz buforowy 5$. Jezeli nie jest ono obnizane, pozostaje duze (o wartosci logicznej *!")• W wyniku tego przewód szynowy H bedzie mial ujemne napiecie podczas tych okresów czasu, w których sygnaly 0 przebiegach 258 lub 257 sa ujemne i równiez, gdy sygnaly o przebiegach 255 lub 256 sa dodatnie. W zwia¬ zku z tym sygnal o przebiegu 258 pozostaje ujemny w okresach czasu TO—T5, T7—T8 i T9—T10. Sygnal o przebiegu 239 w przewodzie I bedzie ujemny, gdy sygnal o przebiegu 258 w przewodzie K jest ujemny i równiez, gdy sygnal o przebiegu 254 w przewodzie D jest dodatni. W zwiazku z tym sygnal o przebiegu 259 W przewodzieI jest dodatni jedynie w okresie czasu T5— T7» W ten sam sposób sygnal o przebiegu 290 w przewo¬ dzie J jest ujemny, gdy sygnaly o przebiegach 254 lub 258 sa ujemne, co umozliwia, ze sygnal o przebiegu 299 jest dodatni tylko w okresie czasu T8—T9. W czasie T5 poprzedzajacym wymieniony okres czasu, przerzutnik 178 jest w stanie takim, ze sygnal o przebiegu 261 w przewodzie K ma mala wartosc. W czasie T5 sygnal o przebiegu 259 w przewodzie I zwieksza war¬ tosc i sygnal wejsciowy ukladu odwracajacego 180 zmniejsza sie, powodujac, ze przerzutnik 178 zmieni stan i wytwarza sygnal o wartosci logicznej „1" w prze¬ wodzie K. Zmieniony stan jest utrzymywany do pózniej¬ szego czasu T8, w którym sygnal o przebiegu 290 W przewodzie J staje sie dodatni, przestawiajac prze¬ rzutnik 178. W zwiazku z tym w przewodzie K w okresie czasu T5—T8 jest wytwarzany impuls, który wystepuje W ustalonym zwiazku czasowym wzgledem czasu TO, Wzgledem którego jest zsynchronizowana petla 39 synchronizacji fazowej.Impuls sygnalu o przebiegu 291 wywoluje przewodze¬ nie tranzystora ?4 i rozladowanie kondensatora 78 w okresie czasu T5—T8, w celu wytwarzania napiecia piloksztaltnego. W czasie T8 tranzystor 74 przestaje przewodzic i napiecie piloksztaHne przedstawione przez przebieg 292 na fig., zaczyna wystepowac na przewo¬ dzie L. W okresie czasu wystepujacym bezposrednio po czasie T8, tranzystor 88 komparatora 82 przewodzi i tranzystor 84 nie przewodzi. W wyniku tego tranzys¬ tor 91 nie przewodzi.Napicie o ^Nieksztaltnym przebiegu 252 wzrasta az do przestawienia przez nastepny impuls przebiegu 291. W pewnym czasie* takim jak czas T4, napiecie o pilokaztatatyg* przebiegu 292 bedzie równe napieciu wyjsciowemu detektora fazy 92 i komparator 82 zostanie przetoczony* wprowadzajac tranzystor 91 w stan prze¬ wodzenia i zttinifefs&ajjtc napiecie aa przewodzie M, jak przedstawiono aa £$• 2a. Uklad odwracajacy 192 od¬ wraca sygnal o przebiegu 299 w celu utworzenia sygnalu przedstawionego przez przebieg 294 na fig. 2a, w prze¬ wodzie N, który z kolei powoduje przelaczenie prze¬ rzutnik a 184 i rozpoczecie W przewodzietUjeitoitfgorfrn- 16 pulsu przedstawionego na przebiegu 299 na fig. 2c.Czas T4 okresla czas rozpoczecia impulsu sterujacego dostarczanego do ukladu 140 odchylania linii.Bezposrednio przed czasem T4 przerzutnik 174 ukladu 5 sterowania 150 czasem trwania odchylania znajduje sie w stanie nastawionym, w którym na wyjsciu Q jest sygnal o malej wartosci, a na wejsciu 0 — sygnal b duzej Wartosci. W czasie T4 ujemne przejscie sygnalu o prze- 1Q biegu 285, dostarczanego do wejscia synchronizacji powoduje przestawienie przerzutnika 174. Wartosc sygnalu na wyjsciu Q zmniejsza sie i w zwiazku z tym uklad odwracajacy 144 wytwarza dodatni impuls ateru- jacy w przewodzie 6, jak przedstawiono przez przebieg 15 299 sygnalu na fig. 2s. W tym samym czasie sygnal na wyjsciu Q osiaga wartosc logiczna „1" co powoduje, ze sygnal wyjsciowy ukladu odwracajacego 179 w prze¬ wodzie F zmniejsza sie do wartosci logicznej „0", jak przedstawiono przez przebieg 299 napiecia na fig. 2p, ao Wówczas gdy w przewodzie P wystepuje sygnal o war¬ tosci logicznej „0", ze zlacza baza-emiter tranzystora 159 jest usuwane napiecie i kondensator 152 zaczyna ladowac sie, tworzac na przewodzie Q napiecie o pilo- kaztaltnym przebiegu 297 na fig. 2a. Napiecie o pilo- 15 ksztaltnym przebiegu 297 wzrasta do czasu takiego jak czas T10, w którym napiecie ptfeksztahne jesi równe napieciu odniesienia, dostarczanemu do bazy tranzys¬ tora 192. W czasie T10 komparator 190 przelacza tran¬ zystor 172 w stan nieprzewodzenia, napiecie na prze- jo wodzie R wzrasta w celu utworzenia impulsu, jak przed¬ stawiono przez przebieg 298 z fig. 2r. Sygnal o wartosci logicznej,,!", w przewodzie R przestawia przerzutnik 174, skutkiem czego tranzystor 159 przewodzi i konden¬ sator 152 rozladowuje sie, przygotowujac sie do nastep- 15 nego cyklu pracy. Przestawienie przerzutnika 174 w czasie T10 powoduje zakonczenie impulsu prze¬ biegu 299 sterowania odchylaniem, dostarczonego do ukladu 140 odchylania. W pózniejszym czasie jest. wy¬ twarzany przez uklad 140 odchylania impuls napiecia 4« powrotu przedstawiony na przebiegu 270 na fig. 2t. Jak przedstawiono, impuls napiecia powrotu przebiegu 270 jew opózniony o okolo 7 okresów impulsów o czesto¬ tliwosci 503 kHz lub okolo 14 usek.Pozostala czesc petli jest objasniona w polaczeniu 45 z fig. 3, która przedstawia przebiegi sygnalów w poblizu czasu TO wakali czasu róznej od skali z fig. 2.Przebieg 270 napiecia powrotu Unii, wytwarzanego przez uklad 149 odchylania w przewodzie T, jest przed¬ stawiony na fig. 3a w okresie czasu Tl2—T2. Impuls na¬ ft piecia powrotu przebiegu 270 rozpoczyna sie w czasie T12 w odpowiedzi na zakonczenie impulsu sterujacego przebiegu 299 w czasie T10.Fig. 3b i 3c przedstawiajaprzebiegi257 i 257 sygnalów, któreaa dostarczane do detektora fazy 9B przewodami G ** i O. Impuls przebiegu 270 fest wzmacniany i obcinany prtez uklad lazlatowania 122 impolsów i uzyskany impuls na kolektorze tranzystora 122 jest przedstawiony jako im£ttU VC 132 na fig. 3d. Czolo impulsu YC132 pojawia %i$ w W TrMnz^ator 99 reaguje na Impuls YC122 pradem kólek- ton zwiaztoetym z ampikuda impulsu. J«zeli isa&kwU impufeu fett stala* tranzywar *9 wytwarza pradowy ittpulSl€9Stalel&oT%ogtai3e|;am pczedsta- witttto na fig. 3e. fen p*ad totteora jest osiagimy dla uanzyworow gl % ^w.123 11 Tranzystor 94 albo tranzystor 96 bedzie przewodzic prad uzyskiwany z tranzystora 98, zaleznie od dostar¬ czanego napiecia bazy. Jak przedstawiono na fig. 3, w okresie czasu poprzedzajacym czas TO, napiecie o przebiegu "257 dostarczane do bazy tranzystora 94 jest 5 bardziej dodatnie niz napiecie o przebiegu 257 dos¬ tarczane do bazy tranzystora 96. W wyniku tego tran¬ zystor 94 przewodzi do czasu rozpoczecia przewodzenia przez tranzystor 96, jak przedstawiono przez impulsy pradowe IC94 i IC96 na fig. 3f i 3g w okresie czasu 10 T13—TO. Przewodzenie tranzystora 94 wywoluje jednakowe przewodzenie tranzystora 110 ukladu syme¬ trycznego 109 pradowo.Przeplyw pradu w tranzystorze 110 powoduje lado¬ wanie kondensatora 120 pradem przedstawionym jako 15 dodatni prad 1120 z fig. 3h. Jak wiadomo, staly prad ladowania plynacy w kondensatorze 120. W okresie czasu T13—TO wywoluje wzrastajace, dodatnie na¬ piecie piloksztaltne VC120 przedstawione na fig. 31.W czasie TO napiecie o przebiegu 257 staje sie bardziej 20 dodatnie niz napiecie o przebiegu 257 i tranzystor 96 przewodzi do czasu rozpoczecia przewodzenia przez tranzystor 94, jak przedstawiono przez impulsy pradowe IC94 i IC96 kolektorów.Przewodzenie tranzystora 96 powoduje przeplyw pradu w kondensatorze 120 co powoduje rozladowanie kon¬ densatora, jak przedstawiono to przez ujemny prad 1120 na fig. 3b. Prad rozladowania w tranzystorze 96 jest równy poprzedniemu pradowi ladowania.Staly prad rozladowania, plynacy w kondensatorze 120 w okresie czasu TO—Tl, wywoluje napiecie pilo¬ ksztaltne YC120 przedstawione na fig. 31, które maleje z taka sama szybkoscia, z jaka byl on uprzednio ladowany przez tranzystory 94, 110 i 112. Podczas okresu czasu TÓ—Tl napiecie na kondensatorze 129 maleje z po¬ wrotem do tego samego napiecia, jakie wystepowalo na nim przed czasem T13. W zwiazku z tym, w przypadku okresu czasu T12—T2 impulsu powrotu, wystepujacego wokól czasu, w którym ma miejsce przejscie sygnalów o przebiegu 257, kondensator 120 ani nie laduje sie ani nie rozladowuje sie oraz napiecie odniesienia dos¬ tarczane do komparatora 82 ukladu opózniajacego 72 pozostaje niezmienione.W przypadku zwiekszonego obciazenia ukladu 140 odchylania, impuls napiecia powrotu moze byc dalej opózniony do okresu czasu, takiego jak okres czasu T14—T3, co przedstawiono na przebiegu 302 sygnalu oznaczonym przerywana linia na fig. 3a. W tych warun¬ kach prad kolektora plynie w tranzystorze 98 podczas za¬ sadniczo calego okresu czasu T14—T3, jak przedsta¬ wiono na przebiegu 304 sygnalu, oznaczonym przery¬ wana linia na fig. 3e. Prad bedzie plynal w tranzystorach 94 i 110 przez okres czasu T14—TO i w tranzystorze 96 podczas znacznie dluzszego okresu czasu TO—T3.W zwiazku z tym okres czasu, podczas którego konden¬ sator 120 rozladowuje sie;, bedzie znacznie przekraczal okres czasu, w którym sie on laduje.Jak przedstawiono na przebiegu 310 sygnalu, ozna¬ czonym przerywana linia na fig. 31. niezgodnosc po¬ miedzy czasami ladowania i rozladowania powoduje po¬ zostanie bardziej ujemnego napiecia na przewodzie 120 po okresie czasu porównania. To bardziej ujemne na¬ piecie, przy dostarczaniu do komparatora 82 jako napie¬ cie odniesienia, bedzie powodowac, ze czas T4 wystapi wczesniej podczas powtarzajacego sie cyklu, skutkiem 12 czego impuls sterujacy o przebiegu 269 rozpocznie sie wczesniej i nastapi kompensacja wzrostu opóznienia TIO^TO pomiedzy zakonczeniem impulsu sterujacego i wymaganym srodkiem czasu trwania impulsu napiecia powrotu.Opisany wynalazek zapewnia regulacje fazy i czestotli¬ wosci ukladu odchylania linii w celu utrzymania impul¬ sów powrotu w synchronizmie ze srednim czasem sygna¬ lów synchronizujacych i utrzymuje synchronizm bez wzgledu na zmiany czasu trwania impulsów powrotu wraz ze zmianami obciazenia ukladu odchylania linii.Ze wzgledu na zastosowanie mniejszej ilosci czesci, urzadzenie jest bardziej niezawodne niz znane dotych¬ czas.Poniewaz polaczenia ukladu logicznego 200 takie jak opisano znajduja zastosowanie w przypadku szybkich ukladów, logicznych, fachowcy rozumieja, ze wymagane sa modyfikacje w przypadku ukladów logicznych o sred¬ niej predkosci takich jak scalone wtryskowe uklady logiczne. W szczególnosci przewody I oraz J powinny byc dolaczone odpowiednio do wejsc ukladów odwraca¬ jacych 196 i 194 w celu kompensacji przesuniecia fazy ukladów PL.Zamiast ukladu opózniajacego 72, ukladu logicznego 200 i ukladu sterowania 150 szerokoscia impulsów moze byc zastosowany sterowany generator, skutkiem czego sa wytwarzane impulsy sterujace ukladem odchylania linii takie, jak z fig. 2s i eliminujace przebiegi sygnalów z fig. 2h—2r.Zastrzezenia patentowe 1. Uklad synchronizacji linii z podwójna petla regu¬ lacji fazy dla telewizyjnego urzadzenia odtwarzajacego, zawierajacy zródlo sygnalów synchronizacji linii i uklad odchylania linii dolaczony do ukladu sterujacego dla wytwarzania pradu [odchylania i impulsów napiecia powrotu, przy czym do ukladu odchylania linii jest dolaczone obciazenie, znamienny tym, ze zawiera petle (30) synchronizacji fazowej, której wejscie jest dolaczone do zródla sygnalów synchronizacji linii, a na wyjsciu wystepuje dwupoziomowy sygnal (257) oraz petle (70) regulacji fazy dolaczona do wyjscia petli (30) synchronizacji fazowej, przy czym petla (70) regulacji fazy zawiera detektor fazy (92), którego pierwsze wejscie jest dolaczone do wyjscia petli (30) regulacji fazy i dru¬ gie wejscie jest dolaczone do ukladu (140) odchylania linii, filtr (120) petli dolaczony do wyjscia detektora fazy (92) oraz uklad (72) o sterowanej fazie, zawierajacy wejscie sterowania w postaci bazy tranzystora (84), do¬ laczone do filtru (120) petli. 2. Uklad wedlug zastrz. 1, znamienny tym, ze detektor fazy (92) zawiera pierwszy tranzystor (94) i drugi tranzystor (93) z polaczonymi emiterami, których bazy tworza pierwsze wejscie detektora fazy (92) oraz trzeci tranzystor (98), którego baza tworzy drugie wej¬ scie detektora fazy (92) i którego obwód przewodzenia kolektor-emiter jest dolaczony do emiterów pierwszego tranzystora (94) i drugiego tranzystora (96) i do punktu o potencjale odniesienia oraz uklad (109) laczacy kolek¬ tory pierwszego tranzystora (94) i drugiego tranzystora (96) z zaciskiem zasilania (B + ). 3. Uklad wedlug zastrz. 2, znamienny tym, ze uklad (109) laczacy kolektory pierwszego tranzystora123 959 13 (94) i drugiego tranzystora (96) z zaciskiem zasilania (B +) zawiera uklad symetryczny pradowo. 4. Uklad wedlug zastrz. 3, znamienny tym, ze uklad (109) symetryczny pradowo zawiera czwarty tranzystor (110), którego baza jest dolaczona do kolek¬ tora pierwszego tranzystora (94) i kolektor jest dolaczo¬ ny do kolektora drugiego tranzystora (96) dla utworzenia zacisku wyjsciowego detektora fazy (92), piaty tranzys¬ tor (112), którego kolektor jest dolaczony do kolektora pierwszego tranzystora (94) i baza jest dolaczona do emitera czwartego tranzystora (110) oraz rezystor (114), rezystor (116) i diode (118) polaczone z jednej strony z zaciskiem zasilania (B +), a z drugiej strony z emiterem czwartego tranzystora (110) i z emiterem piatego tranzystora (112). 5. Uklad wedlug zastrz. 1 albo 2 albo 3 albo 4, zna¬ mienny tym, ze filtr petli zawiera kondensator (120). 10 15 14 6. Uklad wedlug zastrz. 5, znamienny tym, ze uklad o sterowanej fazie zawiera sterowany uklad opózniajacy (72). 7. Uklad wedlug zastrz. 6, znamienny tym, ze sterowany uklad opózniajacy (72) zawiera kondensator (78), na którego wyjsciu wystepuja sygnaly piloksztaltne i który jest dolaczony do petli (30) synchronizacji fa¬ zowej oraz komparator (82) jest dolaczony do kondensa¬ tora (78) detektora fazy (92) oraz do ukladu (140) odchylania linii. 8. Uklad wedlug zastrz. 6 albo 7, znamienny tym, ze zawiera drugi uklad opózniajacy (150), którego wej¬ scie jest dolaczone do wyjscia komparatora (82) i wyjscie jest dolaczone do ukladu (140) odchylania linii.Ul53l .,. il66 1 Tf56 S. 0 I—^'r^ ,0&WAr4 Jl52 168 I60f fi'70 ffi 14.6-% !44123 959 J^rrx. 503 4 "»i 11 n i I | I i; U |VCI324 IC98 7 ' . i i £] tj * IC94, llO^lf i 'k304 TI2II i i TI3TI4 TO T2T3 Fig. 3 LDD Z-d 2, z. 491/1400/84/5, n. 85+20 egz.Cena 100 zl PL PL PL The subject of the invention is a lion synchronization system with double loop phase regulation. The reproduction of television audio signals is carried out by repetitively selecting the electron beam on the surface of the cathode ray tube. The intensity of the beam is modulated by the video signals to produce images on the screen that represent the playback image. In order to synchronize the beam selection with the information being reproduced, the scanning or deflection circuits are synchronized with signals synchronizing with the image information in the overall video signal. When received by a television receiver, the overall video signal may contain interference in the form of electrical noise or heat. During transmission, the signal pulses are repeated at a frequency that is precisely regulated and extremely stable. Since the presence of noise disturbs the signals by synchronizing them in a random way, it is generally recommended to obtain the synchronization of the lines of the J4i with the help of line sync pulses using a generator whose pjtpUiwpsc is regulated by the synchronization loops. Azowa in AEL to equalize the frequency of the synchronizing network. Due to this, when any input is energized by noise, the generator frequency remains essentially unchanged and the deflection systems continue to receive regular deflection control pulses. 10 15 20 30 During normal operation in the reproduction of television images, the line deflection circuit generates high voltage pulses in the EH to provide relatively fast, repeatable dialing. It is known to obtain the high anode voltage required for the operation of the picture tube by rectifying and filtering the high voltage pulses. Often, the line deflection system is powered from a power source that produces a low voltage for the other systems in the television receiver. It has been found that the timing of the return voltage pulses produced by the line deflection system varies in a manner dependent on the load on the deflection system, such as on the brightness of the image reproduced in the picture tube. Such a change in the time of the cable voltage pulses causes distortion of the reproduced image. A synchronization system is known from the United States patent description No. 3-691-800, in which the second phase control loop is connected to the output of the first phase loop. The second phase loop contains a second generator and a phase detector. An integrator connected to the output of the deflection circuit integrates the return pulses and provides a resulting pilot signal to the input of the 4azy detector for comparison with the pulses driven at the average frequency of the input synchronizing pulses. The low time constant fikr feeds the output of the second phase detector to the second generator to adjust its phase in order to keep the return pulses in synchrony with the output of the first phase-locked loop. This introduces a disadvantage that the phase regulation in the second loop depends on the duration of the return pulses. A two-loop system is known from Mullard Technical Communications No. 118, April 1973, in which the pile-form signal generator is controlled until to the average value of the input synchronizing signals through the first phase synchronization loop and the second phase adjustment loop is connected to the output of the piloform signal generator. The second phase adjustment loop contains a controlled phase shifter and a second phase detector. Phase A detector; JP o|[po#iio! into the output of the generator's piloform signal and into recovery pulses to produce a signal which is filtered with a small time constant and used to adjust the phase of a controlled phase shifter connected between the generator and the line deflector to keep the pulses in synchronization with the average value of the input synchronizing signals. For stabilization purposes, it is desirable to use a generator whose frequency is regulated by a coil and a capacitor instead of a resistor and a capacitor. However, if operation of the generator at a line deflection frequency is considered, the use of large coils and capacitors is required, which are not only expensive, but also have large physical dimensions and tend to receive signals from high power deflection circuits, which causes generator instability. It is therefore desirable to use small value coils and capacitors as frequency determining elements of the line deflection generator. However, this requires the use of a relatively high operating frequency. Integrated circuits typically use a high-frequency line deflection generator and a series of digital frequency dividers to produce a signal with a line frequency and high stability. However, the output signal of this series of frequency dividers is a digital or bilevel signal. The bilevel signal may be synchronized to the average time of the input synchronizing signals through the first phase-locked loop. While it is always desirable to reduce the number of signal processing steps required to achieve a given function, it is particularly important in the case of integrated circuits to reduce the number of interface connections between the integrated circuit and external components. Line Sync. According to the invention, it includes a phase-locked loop, the input of which is connected to the source of the line-synchronization units and the output of which is a two-level signal, and a phase adjustment loop connected to the output of the phase-locked loop. The phase control loop contains a phase detector whose first input is connected to the output of the phase control loop and the second input is connected to the line deflection circuit. The phase control loop also includes a filter connected to the output of the phase detector and a phase-controlled circuit including a control input in the form of a transistor base connected to the loop filter. The phase detector includes a first transistor and a second transistor with connected emitters, the bases of which form the first the input of the phase detector and the third transistor, the base of which forms the second input of the phase detector and whose collector-emitter conduction circuit is connected to the emitters of the first transistor and the second transistor and to the point with the reference potential, and: a circuit connecting the collectors of the first transistor and the 5th transistor with the power terminal. The circuit connecting the collectors of the first transistor and the second transistor with the power terminal includes a current-symmetric circuit. The current-symmetric circuit contains a fourth transistor, the base of which is connected to the collector of the first transistor and the collector is connected to the pins. track of the second transistor to form the output terminal of the phase detector, a fifth transistor whose collector is connected to the collector of the first transistor and the base is connected to the emitter of the fourth transistor, and two resistors and a diode connected on one side to the power terminal , and on the other hand with the emitter of the fourth transistor and with the emitter of the fifth transistor. Preferably, according to the invention, the loop filter contains a capacitor. The controlled phase circuit in a preferred embodiment includes a controlled delay circuit. The controlled delay circuit includes a capacitor at the output of which there are piloform signals 25 and which is connected to the phase-locked loop. The comparator is connected to the capacitor, to the phase detector and to the line deflection circuit. The system according to the invention includes a second delay circuit, the input of which is connected to the comparator output and the output of which is connected to the line deflection circuit. The subject of the invention is presented in an embodiment in the drawing, in which Fig. 1 shows the electronic circuits of a television receiver according to the invention, partly in a block diagram and partly in a schematic diagram, and Figs. 2 and 3 - various voltages and amplitude waveforms as a function of time, occurring in the arrangement of Fig. 1. Fig. 1 shows a television receiver including an antenna 10 for receiving audio signals which are fed to a tuning, amplifying and detecting circuit 12, in which the audio signal is selected, amplified and demodulated 45 to produce a composite video signal. The composite video signal is fed to various luminance and chrominance signal processing circuits 14, and the processed signals are fed to a picture tube 16 for playback. The total video signal 50 is also supplied to a sync separator 18, which splits the line and field sync signals. The field sync signals are supplied to the field deflection circuit 20 to control the deflection current in the field deflection winding 22 55 associated with the picture tube 16. The line sync signals, represented by waveform 251 in Fig. 2a, are output from the sync signal separator 18 over wire A to loop 30 phase-locked. Phase locked loop 60 produces two-level pulses which are supplied via wires G and G to phase control loop 70, which supplies control pulses via wire S to the line deflection circuit 140. The line deflection circuit 140 generates a deflection current 65 that determines the repeated sweep periods. and a return in the line deflection winding 142 associated with the picture tube 16. The line deflection circuit 140 also produces an anode voltage for the picture tube 16 and as a result the line deflection circuit 140 is differentially loaded. The phase-locked loop 30 includes a controlled generator 32 voltage, which produces pulses on wire B with a frequency of 503.5 kHz, as shown by waveform 252 in Fig. 2b. The signal from the generator 32 is supplied to a 32:1 divider containing D flip-flops 34, 40, 46, 52 and 58. The output Q of the D flip-flop assumes the state of the preparation input D at the falling end of the signal supplied to the synchronization input C. If the Q output of the D flip-flop is connected to the preparation input D, the signal is divided by two at the synchronization input G and a divided signal is produced at the output Q. The signal of generator 23 with waveform 252 is divided by 2 using the D flip-flop 34 and produces a signal at its output Q , as shown by waveform 253 in FIG. 2c, which signal is fed via wire C to a cascaded pair of inverting amplifiers 36 and 38. The first output 38a of the inverting amplifier 38 is coupled to the sync input C of the D flip-flop 40 and the second output 38b is connected to bus wire H. The D flip-flop 40 divides by two and produces at its output Q a signal such as the signal represented by waveform 254 in Fig. 2d, which signal is fed via wire D to the input of the inverting amplifier 42. The output 42a of the inverting amplifier 42 is coupled to the input of the inverting amplifier 44, and the output 44a of the inverting amplifier 44 is coupled to the sync input C of the D flip-flop 46. The D flip-flop 46 divides the signal at its sync input C by 2 and produces at its output Q is the signal represented by waveform 255 of FIG. 2e. The output Q of the D flip-flop 46 is connected via wire E to the input of the inverting amplifier 48, the output of which 48a is connected to the input of the inverting amplifier 50, and the output 48b is connected to the wire H. The output of the inverting amplifier 50 is connected to the input C of the D flip-flop 52 and divided the signal represented by waveform 256 in FIG. 2f is produced at the output Q of the D flip-flop 52 and is fed via wire F to the input of the inverting amplifier 54. The output 54b of the inverting amplifier 54 is connected to wire H and the output 54a is connected to the input of the amplifier inverting amplifier 56. The output of the inverting amplifier 56 is connected to the input C of the D flip-flop 58. The signal represented by waveform 257 in Fig. 2g is produced at the output Q of the D flip-flop 58 and is fed via wire G to the input of the inverting amplifier 60 and the phase control loop 70 . The Q output of the D flip-flop 58 is also connected through the buffer amplifier 59 to the H wire. At the output of the inverting amplifier 60 there is a signal with waveform 257 inverted with respect to waveform 257 and is fed through the G wire to the input of the phase detector 62 and to loop 70 phase adjustment. Phase detector 62 compares signal wave 257 with line sync signals wave 251 and produces a control signal that is fed to loop filter 6 64 and fed to the control input of generator 32. Phase lock loop 30 drives the signal. 257 binary or bilevel signals on wire G and G to keep the 257 waveform transitions in sync with the average synchronizing pulse signal produced by separator 18. As noted, there may be some load-dependent delay between the control pulse 10 line deflection and the obtained line synchronization pulse. This delay can be as long as 15 microseconds, representing approximately 90° of the line sweep period. Phase control loop 70 includes a controlled phase shifter 15, or delay circuit 72, to which the signals produced by loop 30 are fed. delay circuit 72 is controlled by the output of phase detector 02, which is energized with line return voltage pulses and produces current in the first and second polarities when the two-level signals 257 produced by loops 30 are in the first and second states, respectively. The currents generated by the phase detector 92 are filtered 25 and supplied to the delay circuit 72 to maintain synchronization between the recovery voltage pulses and the transition of the two-level signal. The phase control loop 70 includes a shaping circuit 122 of the recovery voltage pulses, a control circuit 150 deflection duration and logic 200. Logic 200 generates control signals for delay circuit 72 and processes the signals to provide a pulsed input signal even when delay circuit 72 is operating at the extreme end of its range: Logic circuit 200 includes an invert circuit 202 , the input of which is connected to wire H and the output of which is connected to a further inverting circuit 204. The output 42b of the inverting amplifier 42 is connected to the output 204a of the inverting circuit 204 and the total output signal, represented by waveform 259 in Fig. 2i, is is fed through wire I to the input of the inverting circuit 194. Similarly, the output 44b of the inverting amplifier 45 is connected to the output 204b of the inverting circuit 204 and the signal represented by waveform 260 in Fig. 2j is fed through wire J to the input of the inverting circuit 196. Signals 259 and 260 occur in a fixed time relationship with signals 257. The output 196a of the inverting circuit 196 is connected to the input of the flip-flop 178 containing the inverting circuits 160 and 182. The output of the inverting circuit 180 is connected to the input of the inverting circuit 182 and output 182a of the system The inverter 182 is coupled to the input of the inverter 180. The output 194a of the inverter 194 is coupled to the input of the inverter 182. The output of the flip-flop 178 is on wire K, which is connected to the output 182b of the inverter 182. Output scie 196b of the system the inverter 196 is coupled to the input of the inverter 186, which is coupled to the inverter 188 to form the flip-flop 184. This provides an output signal from the flip-flop 184. The change is made at the output 1Mb of the inverting circuit tM and enters dbprbPowered pfZeWbdgm M to the input of the circuit Ww? ficciWteJ3 1TO; The inputSefc of the inverting circuit 19S is jfdwMez dfor the downstream direction of the transistor npft 91 at the output of the inverting circuit 72. The signal represented by the waveform *i8 ha in Fig. 2n is produced by the inverting circuit 198 and is fed plz*water N to the input of the inverting circuit. jacego 190 , MtOrUfeO Wtftm fest connected to the input of the ódWr*- cttftfege IM preerzuthika 184; The output 196a of the IM inverter is also coupled to the input of the inverter 190. The output of the flip-flop 1? 8 is connected via the tt cable to the base of the NPN transistor 74. The base of the transistor '74 also receives the polarization signal from the power supply terminal B + through the resistor 75. The collector-emitter circuit of the transistor - 4 is connected via the L cable to the capacitor 78 in order to periodically discharge. Capacitor 78 receives the charging current from the B+ supply terminal through resistor 80. The piloform voltage across capacitor 78 is applied to the base of PNP transistor 86 of comparator 82. Comparator 82 includes a PNP transistor 84 whose emitter is coupled to the emitter of transistor 86 and through resistor $8 to the supply terminal $1 +. The collector of transistor 86 is connected to ground. The collector of transistor 84 is connected to the base of transistor 91 and to ground through resistor 90. The base-emitter junction of transistor 91 is connected to resistor IW 2 for the purpose of applying the delayed signal to the input of the drainage system 192. The output of the flip-flop 184 is connected via wire O to the input C of the flip-flop 174 of the deflection duration control system 150. The output Q of the flip-flop 174 is connected to the input of the inverting circuit 176, whose output 176a is connected to the preparation input D of the flip-flop 174 and whose output 176b is connected via wire P to the base of the NPN switching transistor 156. Outputs 176* and 176b produce a signal y phase locked z signal at Output Q of flip-flop 174. The base of transistor 156 receives a bias current from the B+ supply terminal through resistor 158 and its collector-emitter circuit is connected via Q to capacitor 152. Capacitor 152 is charged at B+ supply terminal through resistor 154. The signal The piloform at the output of the circuit breaker 1&2 is connected to the base of the PNP transistor 1&& of the comparator 160. The emitter of the PNP transistor ltiZ is connected to the emitter of the transistor 1*8 and to the power terminal B+PTZcz resistor 1*6. The collector of the transistor 1*2 jWT is connected to ground and its base is connected to the potentiometer 16* between the power terminal *+ and the maslr ffla for regulating the deflection duration. The output signal is kletdWahy from the comparator l6ft to the resistor Ifd W^czSne^b between the transistor collector and *Sl ground. Rez^std^f ilfr fest connected to the base-cmite* junction of the nph ItS transistor, the collector of which fest connected to The input of the ItL flip-flop WflScle Q of flip-flop 1*4 is connected to the input of the inverting amplifier 144 through the buffer amplifier 146. The input of the amplifier bctreturn^ - cefcd f«ftst fed to the input of the line deflection circuit 146 via wire S. 3 959 9 The voltage pulses produced by the line deflection circuit 140 in response to the deflection control via the S wire are fed via the T wire to the shaping circuit 122 impulses. 5 The shaping circuit 1Z2 includes a voltage divider 123 consisting of resistors 134 and 126. The base-emitter junction of the NPN transistor 129 is connected to the resistor 126. The collector of the transistor 128 is connected to the power terminal B -|- through a load resistor acy 136 i is also i° connected to the base of NPN transistor 132, the emitter of which is connected to ground. The collector of transistor 1)2 is connected to the supply terminal B-f through a load resistor 134. The collector of transistor 132 is connected to the anode of diode 136, the cathode of which is connected to ground. 15 The base-emitter junction of NPN transistor 88, representing the input of phase detector 92, is coupled to the bottom of diode 136. The collector of Ttanistor 99 is coupled to the emitters of transistors 94 and 96 to supply current thereto. A voltage divider 100 including resistors 102 and 104. 2° It is connected between the power supply terminal B + and ground. The bases of transistors 94 and 96 are connected to the tap of the voltage divider 100 through resistors 106 and 108, respectively, for receiving the bias voltage. The collector of transistor 94 is connected to the collector of transistor 3-25. 96 through a current-symmetric circuit 109. The circuit 109 includes a PNP transistor 110 whose base is connected to the collector of transistor 94 and to the collector of PNP transistor 112. The emitter of transistor 110 is connected to the base of transistor 112 and connected to the B+ supply terminal 30 by series connections of resistor 116 and diode 118. The emitter of transistor 112 is connected to the B+ power terminal through resistor 114. The collector of transistor 110 is connected to the collector of transistor 96 to form the output terminal of SS phase detector 92. The output of phase detector 92 is connected to the transistor base resistor 94 across the U wire. A filter capacitor 120 is connected between the U wire and ground to filter the currents produced by the phase detector 92 to produce a phase adjustment signal, through which the delay circuit 72 is driven to control the deflection so as to maintain the voltage pulses line return in sync with the two-level waveforms 257 on G-15 *<* The detailed operation of the circuit and Fig. 1 can best be explained in connection with the waveforms of Fig. 2. The waveforms shown in Fig. 2a-2t show voltage waveforms on the wires of Fig. 1, identified by the appropriate letters. Generally speaking, phase-locked loop 30 produces signal waveforms 259 and 260 in proper time relationship with signal waveforms 257 and 257. Logic circuit 200 provides the signals with waveforms 55, 259 and 269 to the delay circuit 72 to produce a signal wave 265* which is supplied to the deflection duration control circuit 150. The IMD of the control 150 generates a control pulse of a fraction duration 41a and feeds it to the line deflection circuit Nft 140. Line deflection circuit 160 produces a return pulse which is shaped and then compared to waveform signals 257 in phase detector 92. Any phase discrepancy produces an error signal which controls the Y2 feedback circuit to reduce the discrepancy.123 S» During operation, the generator 92 produces a waveform of £51 pulses at 6 frequencies of 503 kHz and a series of phase-locked loops 80 produces subsequent waveforms of 253-~257 signals. Phase detector 93 is sensitive to waveform 257 and regulates generator 32 in a known manner to maintain a negative transition of the waveform 25? according to the TO time in the middle of the line sync pulse for waveform 231. The M wire voltage is reduced to a more negative value corresponding to the logic value "O" by the output signals of the inverting amplifiers 88* 48 and 54 or by the buffer amplifier 5$. If not it is reduced, it remains high (with a logical value *! ") As a result, the H busbar will have a negative voltage during those periods of time in which signals 0 wave 258 or 257 are negative and also when signals 0 wave 255 or 256 are positive . Therefore, the waveform 258 signal remains negative in the time periods TO-T5, T7-T8 and T9-T10. The signal of wave 239 in wire I will be negative when the signal of wave 258 in wire K is negative and also when the signal of wave 254 in wire D is positive. Therefore, the signal on waveform 259 on line I is positive only during the time period T5-T7. In the same way, the signal on waveform 290 on line J is negative when signals on waveforms 254 or 258 are negative, which allows the signal with waveform 299 is positive only in the time period T8—T9. During the time T5 preceding the mentioned time period, the flip-flop 178 is in a state such that the signal of waveform 261 in the K wire has a low value. At time T5, the signal 259 in the I wire increases and the input signal of the inverter 180 decreases, causing the flip-flop 178 to change state and produce a logic 1 signal in the K wire. The changed state is maintained until later time T8, at which the signal of waveform 290 in the J wire becomes positive, switching the flip-flop 178. Therefore, a pulse is generated in the K wire during the time period T5-T8, which occurs in a fixed time relationship with respect to time TO, with respect to which the phase-locked loop 39 is synchronized. The signal pulse 291 causes the transistor 4 to conduct and the capacitor 78 to discharge during the time period T5-T8 to produce a piloform voltage. At the time T8, the transistor 74 stops conducting and the piloform voltage becomes shown by waveform 292 in FIG., begins to occur on wire L. During the time period immediately following time T8, transistor 88 of comparator 82 conducts and transistor 84 does not conduct. As a result, transistor 91 no longer conducts. The voltage of waveform 252 increases until the next pulse shifts waveform 291. At some time, such as time T4, the voltage of waveform 292 will be equal to the output voltage of phase detector 92 and the comparator 82 will be shunted, causing transistor 91 to conduct and the voltage aa on wire M will be changed, as shown aa 2a. The inverter 192 inverts the signal on waveform 299 to create the signal represented by waveform 294 in FIG. 2a, on the N wire, which in turn causes the flip-flop 184 to switch and start the pulse shown on waveform 299 on the N wire. in Fig. 2c. Time T4 determines the start time of the control pulse supplied to the line deflection system 140. Immediately before time T4, the flip-flop 174 of the deflection duration control system 150 is in the set state in which a small value signal is present at the output Q, and at input 0 - signal b of a large value. At time T4, the negative transition of the 1Q signal 285 supplied to the synchronization input causes the flip-flop 174 to switch. The value of the signal at the Q output decreases and therefore the inverting circuit 144 produces a positive pulse aerating in wire 6, as shown by waveform 15,299 signal in Fig. 2s. At the same time, the signal at the output Q reaches the logic value "1", which causes the output signal of the inverting circuit 179 in the F wire to decrease to the logic value "0", as shown by the voltage waveform 299 in Fig. 2p, ao Then when there is a signal with a logical value of "0" in the P wire, the voltage is removed from the base-emitter junction of the transistor 159 and the capacitor 152 begins to charge, creating a voltage on the Q wire with a pilometric waveform 297 in Fig. 2a. The voltage at the pilot-shaped waveform 297 increases until time T10, at which the PTFE voltage is equal to the reference voltage supplied to the base of transistor 192. At time T10, the comparator 190 switches transistor 172 to a non-conducting state, the voltage passing through. water R increases to create a pulse, as shown by waveform 298 of FIG. 2r. A signal with a logical value """ in the R wire switches the flip-flop 174, so that the transistor 159 conducts and the capacitor 152 discharges, preparing to the next work cycle. The flip-flop 174 at time T10 terminates the yaw control pulse 299 supplied to the yaw system 140. It is later. the return voltage pulse 4 generated by the deflection system 140, shown in waveform 270 in Fig. 2t. As shown, the recovery voltage pulse of waveform 270 is delayed by about 7 pulse periods at 503 kHz, or about 14 seconds. The remainder of the loop is explained in connection 45 with FIG. 3, which shows signal waveforms near time TO for various time vacancies. from the scale in Fig. 2. The course of the Union recovery voltage 270, generated by the deflection system 149 in the T wire, is shown in Fig. 3a in the time period T12-T2. The five-return kerosene pulse of waveform 270 begins at time T12 in response to the termination of the command pulse of waveform 299 at time T10. Fig. 3b and 3c show waveforms 257 and 257 of signals that are supplied to the phase detector 9B via wires G** and O. The pulse of waveform 270 is amplified and clipped by the pulse latching circuit 122 and the resulting pulse at the collector of transistor 122 is presented as im£ttU VC 132 in Fig. 3d. The front of the YC132 pulse appears %i$ in W TrMnz^ator 99 responds to the YC122 pulse with a circular tone current associated with the pulse amplitude. If there is an impufeu fett* the transducer *9 produces a current ittpulSl€9Stalel&oT%ogtai3e|;am earlier- witttto in Fig. 3e. fen the totteor current is achieved for gl % ^w.123 11 transistor 94 or transistor 96 will conduct the current obtained from transistor 98, depending on the base voltage supplied. As shown in FIG. 3, during the time period prior to time TO, the voltage waveform 257 supplied to the base of transistor 94 is more positive than the voltage waveform 257 supplied to the base of transistor 96. As a result, transistor 94 conducts to time of initiation of conduction by transistor 96, as shown by the current pulses IC94 and IC96 in FIGS. 3f and 3g during the time period T13-TO. The conduction of transistor 94 causes the transistor 110 of the symmetrical circuit 109 to conduct the same current. The flow of current in transistor 110 causes charging the capacitor 120 with a current shown as positive current 1120 from Fig. 3h. As is known, the constant charging current flowing in the capacitor 120. During the time period T13-TO causes an increasing, positive piloform voltage VC120 shown in Fig. 31. AT time, waveform 257 becomes more positive than waveform 257 and transistor 96 conducts until transistor 94 begins to conduct, as shown by the collector current pulses of IC94 and IC96. The conduction of transistor 96 causes current to flow in capacitor 120, which discharges. capacitor, as shown by the negative current 1120 in Fig. 3b. The discharging current in transistor 96 is equal to the previous charging current. The constant discharging current flowing in the capacitor 120 over the time period TO-T1 causes the piloform voltage YC120 shown in Fig. 31, which decreases at the same rate as before. charged by transistors 94, 110 and 112. During the time period T0-Tl, the voltage across the capacitor 129 decreases back to the same voltage as it existed before the time T13. Therefore, for the return pulse time period T12-T2, occurring around the time at which waveform 257 passes, the capacitor 120 neither charges nor discharges, and the reference voltage is supplied to the comparator 82 of the delay circuit. 72 remains unchanged. In the event of an increased load on the deflection system 140, the recovery voltage pulse may be further delayed to a time period, such as the time period T14-T3, as shown by the dashed line waveform 302 in Fig. 3a. Under these conditions, collector current flows in transistor 98 during substantially the entire time period T14-T3, as shown in signal waveform 304, indicated by the dashed line in FIG. 3e. Current will flow in transistors 94 and 110 for the time period T14-TO and in transistor 96 for the much longer time period TO-T3. Therefore, the period of time during which capacitor 120 discharges will significantly exceed the period of time during which it charges. As shown in signal waveform 310, indicated by the dashed line in Fig. 31, the inconsistency between charging and discharging times causes a more negative voltage to remain on wire 120 after the comparison time period. This more negative voltage, when supplied to comparator 82 as a reference voltage, will cause time T4 to occur earlier during the repeating cycle, resulting in waveform 269 command pulse 12 starting earlier and compensating for the increase in delay TIO^TO between the end of the control pulse and the required center of the recovery voltage pulse duration. The described invention provides for adjustments to the phase and frequency of the line deflection circuit to keep the return pulses in synchrony with the average time of the synchronizing signals and maintains synchronization regardless of changes in duration return pulses with changes in the load on the line deflection system. Due to the use of fewer parts, the device is more reliable than previously known. Since the connections of the logic circuit 200 as described are used in the case of high-speed logic systems, those skilled in the art understand that the required are modifications for medium speed logic devices such as injection logic integrated circuits. In particular, wires I and J should be connected to the inputs of the inverting circuits 196 and 194, respectively, to compensate for the phase shift of the PL circuits. Instead of the delay circuit 72, the logic circuit 200 and the pulse width control circuit 150, a controlled generator may be used, resulting in generated pulses controlling the line deflection system such as in Fig. 2s and eliminating the signal waveforms in Figs. 2h-2r. Patent claims 1. A line synchronization system with a double loop phase adjustment for a television reproduction device, including a source of line synchronization signals and a circuit line deflection connected to a control system for generating current [deflection and return voltage pulses, wherein the line deflection system is connected to a load, characterized in that it includes a phase synchronization loop (30), the input of which is connected to the source of line synchronization signals, and on the output has a two-level signal (257) and a phase adjustment loop (70) connected to the output of the phase synchronization loop (30), and the phase adjustment loop (70) includes a phase detector (92), the first input of which is connected to the output of the loop (30). phase control and the second input is connected to the line deflection circuit (140), a loop filter (120) is connected to the output of the phase detector (92) and a phase-controlled circuit (72) including a control input in the form of a transistor base (84), connected to the loop filter (120). 2. The system according to claim 1, characterized in that the phase detector (92) includes a first transistor (94) and a second transistor (93) with connected emitters, the bases of which form the first input of the phase detector (92) and a third transistor (98), the base of which forms the second input phase detector (92) and whose collector-emitter conduction circuit is connected to the emitters of the first transistor (94) and the second transistor (96) and to the reference potential point, and the circuit (109) connecting the collectors of the first transistor (94) and the second transistor (96) with the power terminal (B + ). 3. The system according to claim 2, characterized in that the system (109) connecting the collectors of the first transistor (94) and the second transistor (96) with the power terminal (B +) contains a current-symmetrical system. 4. The system according to claim 3, characterized in that the current-symmetric circuit (109) includes a fourth transistor (110), the base of which is connected to the collector of the first transistor (94) and the collector is connected to the collector of the second transistor (96) to form the output terminal of the detector phases (92), the fifth transistor (112), whose collector is connected to the collector of the first transistor (94) and the base is connected to the emitter of the fourth transistor (110), and a resistor (114), a resistor (116) and a diode (118) connected on one side to the power terminal (B +) and on the other side to the emitter of the fourth transistor (110) and to the emitter of the fifth transistor (112). 5. The system according to claim 1 or 2 or 3 or 4, characterized in that the loop filter includes a capacitor (120). 10 15 14 6. System according to claim. 5, characterized in that the phase-controlled system includes a controlled delay system (72). 7. The system according to claim 6, characterized in that the controlled delay system (72) includes a capacitor (78) at the output of which there are piloform signals and which is connected to the phase-locked loop (30), and a comparator (82) is connected to the capacitor (78). ) phase detector (92) and to the line deflection system (140). 8. The system according to claim 6 or 7, characterized in that it includes a second delay circuit (150), the input of which is connected to the output of the comparator (82) and the output of which is connected to the line deflection circuit (140). il66 1 Tf56 S. 0 I—^'r^ ,0&WAr4 Jl52 168 I60f fi'70 ffi 14.6-% ! 44123 959 J^rrx. 503 4 "»i 11 n i I | I i; U |VCI324 IC98 7 ' . i i £] i.e. * IC94, llO^lf i 'k304 TI2II i i TI3TI4 TO T2T3 Fig.3 LDD Z-d 2, z. 491/1400/ 84/5, no. 85+20 copies. Price PLN 100 PL PL PL