KR930006281Y1 - Esd 방지회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 ESD 방지 회로도.
제2도는 본 고안에 따른 비도우핑된 폴리저항 제조 공정도.
제3도는 본 고안에 따른 ESD 방지 회로도.
제4도는 본 고안에 따른 정상동작시의 전위 분포도.
제5도는 본 고안에 따른 높은 음전압이 인가되었을 경우의 전위 분포도.
제6도는 본 고안에 따른 높은 양전압이 인가되었을 경우의 전위 분포도.
* 도면의 주요부분에 대한 부호의 설명
PAD : 입력패드 2 : 내부회로
11 : 실리콘 저항 12 : 저항
21 : 기판 22 : 산화막
23 : 비도우핑된 폴리실리콘 24 : 포토레지스트
본 고안은 ESD(Electro Static Discharge) 방지회로에 관한 것으로, 특히 칩면적응 줄이고 설계 및 공정이 간단한 비도우핑된 폴리를 이용하는 ESD 방지회로에 관한 것이다.
종래의 ESD 방지회로는 제1도에 도시된 바와 같이 입력패드 PAD에서 내부회로(2)로 연결되는 경로에, 저항(1), 다이오드(2,2') 및 트랜지스터(3)의 조합이 연결되어 있다.
일반적으로 정전기가 입력패드에 가해졌을 경우, 높은 전압이 걸리게 된다. 그렇지만 정전기의 전하량은 일반적으로 많지 않다.
제1도에서와 같은 종래 회로에서 ESD 방지를 위해 구성되어 있는 다이오드(2, 2') 및 트랜지스터(3)등이 전하를 빼내어 전압을 낮추고, 저항(1)은 시간지연을 시켜 내부회로(2)에는 게이트 파괴 전압이하가 걸리도록 도와 정전기로부터 내부회로 파괴를 방지할 수 있다. 그러나, 상기와 같은 종래의 ESD 방지회로는 강한 정전기가 인가 되었을 경우 다이오드 및 트랜지스터가 회복불가능한 상태로 파기될수 있고, 칩면적도 많이 차지하며, 만약 높은 주파수가 사용되는 칩이라면 시간지연의 원인이 될수도 있는 단점이 있었다.
본 고안은 이와 같은 종래의 단점을 해결하기 위해 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안의 ESD 방지회로도로서, 이에 도시한 바와 같이 입력패드(PAD)에 병렬로 비도우핑된 폴리 크리스탈리인-실리콘으로 만든저항(11)을 연결하고, 그 접속점을 저항(12)을 통해 내부회로(2)에 연결하여 구성한 것으로, 상기 저항(11)에는 전원전압(VESD)이 인가된다.
상기 저항(11)을 제조하는 방법은 제2도에서와 같이 기판(21)위에 산화막(2)을 형성하고, 그위에 비도우핑된 폴리 크리스탈라인-실리콘(23)을 EVD방법으로 증착시킨후 이온주입(ion implantation)을 실시한다.
이때 저항으로 사용될 부분은 포토레지스터(24)로 막아 이온이 주입되지 않도록 한다.
특성조절을 위해 필요한 경우 폴리에 전체적으로 이온주입을 한번하고 그 다음 마스크를 써서 다시 이온주입을 원하는 부분만 할수도 있다. 제4도는 정상입력전압(Vcc에서 GND사이)이 인가되었을 경우 전위를 표시하고 있는데, 이때 제3도의 본 고안 회로에서는 입력패드(PAD)와 전원전압(VESD) 단자 사이에는 비도우핑된 폴리 크리스탈라인 실리콘저항(11)의 전위장벽이 막고 있으므로 동작에 아무런 영향을 끼치지 않는다.
제5도는 음전압의 높은(ESD)가 걸렸을 경우의 방전동작을 나타내는 것으로, 입력패드(PAD)로 부터의 정전기 전하는 이경로를 따라 전원전압(VESD) 단자로 빠져 나가게 된다.
제6도는 높은 전압(ESD)이 입력패드(PAD)에 입력되었을 경우의 방전동작을 나타내는 것인데, 이때 비도오핑된 폴리의 길이가 짧기 때문에 입력패드(PAD)에 걸린 높은 전위에 의해(2 Dimensional Effect) 전위장벽이 제6도에서와 같이 없어지게 되어 방지동작을 할수 있다.
이상에서와 같이 본 고안은 입력패드에 실리콘 저항이 병렬접속됨에 따라, 그 입력단의 부하가 적어 높은 주파수가 인가되는 칩에 적합하고, 설계 및 공정이 간단하여 칩면적을 줄일수 있고 또한 ESD 방지효과가 뛰어나며, 파괴될 염려가 있는 효과가 있게된다.
Claims (1)
- 입력패드(PAD)에 병렬로 비도우핑된 폴리크리스탈라인 실리콘 저항(11)을 연결하여 그 실리콘 저항(11)에 전원전압(VESD)을 인가하고, 그 접속점을 저항(12)을 통해 내부회로(2)에 접속하여 구성된 것을 특징으로 하는 ESD 방지회로.
Priority Applications (1)
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|---|---|---|---|
| KR2019900017390U KR930006281Y1 (ko) | 1990-11-13 | 1990-11-13 | Esd 방지회로 |
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| KR2019900017390U KR930006281Y1 (ko) | 1990-11-13 | 1990-11-13 | Esd 방지회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920010459U KR920010459U (ko) | 1992-06-17 |
| KR930006281Y1 true KR930006281Y1 (ko) | 1993-09-17 |
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Country Status (1)
| Country | Link |
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| KR (1) | KR930006281Y1 (ko) |
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1990
- 1990-11-13 KR KR2019900017390U patent/KR930006281Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010459U (ko) | 1992-06-17 |
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