KR930004373Y1 - 과전류 방지 회로 - Google Patents

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KR930004373Y1
KR930004373Y1 KR2019880014362U KR880014362U KR930004373Y1 KR 930004373 Y1 KR930004373 Y1 KR 930004373Y1 KR 2019880014362 U KR2019880014362 U KR 2019880014362U KR 880014362 U KR880014362 U KR 880014362U KR 930004373 Y1 KR930004373 Y1 KR 930004373Y1
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최창원
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금성일렉트론 주식회사
문정환
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current

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Abstract

내용 없음.

Description

과전류 방지 회로
제1도는 종래의 과전류 방지 회로도.
제2도는 본 고안의 과전류 방지 회로도.
* 도면의 주요부분에 대한 부호의 설명
R1-R5 : 저항 D1,D2 : 다이오드
Q1-Q10 : 트랜지스터 Is : 전류원
본 고안은 단락으로 인한 과전류 방지 회로에 관한 것으로 특히, 오피앰프의 출력단의 과전류 방지에 적당하도록한 과전류 방지 회로에 관한 것이다.
종래에는 첨부도면 제1도에서와 같이 입력단은 트랜지스터(Q1)의 베이스와 트랜지스터(Q5)의 콜렉터에 접속되고, 트랜지스터(Q1)의 에미터는 트랜지스터(Q2)의 베이스에 접속되며, 트랜지스터(Q2)의 에미터는 상기 트랜지스터(Q5)의 베이스와 접지된 저항(R1)에 접속되고, 전류원(Is)은 다이오드(D1,D2)를 순차거쳐 상기 트랜지스터(Q2)의 콜렉터와 트랜지스터(Q4)의 베이스 및 트랜지스터(Q7)의 콜렉터에 연결되는 동시에 트랜지스터(Q3)의 베이스와 트랜지스터(Q6)의 콜렉터에 접속되며, 트랜지스터(Q3)의 에미터는 상기 트랜지스터(Q6)의 베이스와 저항(R2)에 접속되고, 트랜지스터(Q6)의 에미터는 상기 트랜지스터(Q7)의 에미터의 저항(R2,R3)에 접속되며, 저항(R3)은 상기 트랜지스터(Q7)의 베이스와 트랜지스터(Q4)의 에미터에 접속되고, 저항(R2,R3)의 접속점은 부하 저항(R4)과 출력단(VO)에 접속되어 구성된다.
상기한 바와 같이 구성된 기존의 과전류 방지회로는 트랜지스터(Q1)의 베이스로 입력된 전류가 트랜지스터(Q4,Q7)을 통해 출력되도록되며, 저항(R2,R3)과 부하 저항(R4)을 구성하여 과전류가 방지되도록하여 음의 과전류와 양의 과전류 모두를 제한하게 된다.
즉 저항(R2)을 통해 출력단(VO)으로 나가는 전류는로 제한되며 저항(R3)을 통해 출력단(VO)으로 부터 들어오는 전류는로 제한되고 입력 전류로 제한된다.
그러나 출력단(VO)이 접지 전위 이하의 전위로 단락되는 경우 트랜지스터(Q1,Q2,Q4,Q5,Q7)와 다이오드(D1,D2)가 모두 오프되어 출력단(VO) 및 트랜지스터(Q3,Q6)을 통해 과전류가 흐르게 되어 구성 소자가 파괴되는 문제점이 있었다.
본 고안은 상기한 문제점을 해결하기 위한 것으로 첨부한 도면을 참조하여 그의 기술 내용을 설명하면 다음과 같다.
첨부 도면 제2도는 본 고안의 과전류 방지 회로도로서, 입력단을 트랜지스터(Q1)의 베이스와 트랜지스터(Q5)의 콜렉터에 접속되고, 트랜지스터(Q1)의 에미터는 트랜지스터(Q2)의 베이스에 접속되며, 트랜지스터(Q2)의 에미터는 상기 트랜지스터(Q5)의 베이스와 접지된 저항(R1)에 접속되고, 전류원(Is)은 다이오드(D1,D2)를 순차거쳐 상기 트랜지스터(Q2)의 콜렉터와 트랜지스터(Q4)의 베이스 및 트랜지스터(Q7)의 콜렉터에 연결되는 동시에 트랜지스터(Q3)의 베이스에 접속되며, 트랜지스터(Q3)의 에미터는 트랜지스터(Q6)의 베이스와 저항(R2)에 접속되고, 트랜지스터(Q6)의 콜렉터는 트랜지스터(Q8,Q9)의 베이스 및 트랜지스터(Q8)의 콜렉터에 접속되고, 그이 에미터는 상기 트랜지스터(Q7)의 에미터가 저항(R2,R3)에 접속되며, 저항(R3)은 상기 트랜지스터(Q7)의 베이스와 트랜지스터(Q4)의 에미터에 접속되고, 저항(R2,R3)은 접속점은 부하 저항(R4)과 출력단(VO)에 접속되며, 상기 트랜지스터(Q9)의 콜렉터는 트랜지스터(Q10)의 베이스와 접지된 저항(R5)에 접속되고, 에미터가 접지된 트랜지스터(Q10)의 콜렉터는 상기 전류원(Is)에 연결되어 구성된다.
상기한 바와 같이 구성된 본 고안의 동작은 다음과 같다.
입격 전류(Iin)는 트랜지스터(Q1,Q2,Q4,Q7)를 통해 출력단(VO)으로 전달되며, 종래의 기술과 마찬가지로 음의 전류와 양의 전류는 트랜지스터(Q6,Q7)의 베이스 에미터간 전압과 저항(R2,R3)의 비로 결정되는 값으로 제한된다.
만약 출력단(VO)이 접지 전위로 단락되며 트랜지스터(Q1,Q2,Q4,Q5,Q7) 및 다이오드(D1,D2)가 모두 오프되며, 이때 전류원(Is)이 전류는 모두 트랜지스터(Q3)의 베이스로 입력되는데 이 순간 트랜지스터(Q6)의 콜렉터 전류가 증가하여 트랜지스터(Q8,Q9)를 통해 흐르는 전류도 증가하게 된다.
이때 트랜지스터(Q9)의 콜렉터 전류는 저항(R5)을 통해 흐르며, 트랜지스터(Q10)의 베이스 전위가 높아져 트랜지스터(Q10)는 포화상태에 이르게 된다.
이에 따라 전류원(Is)의 전류는 온이된 트랜지스터(Q16)을 통해 접지단으로 흐르므로 트랜지스터(Q3,Q6)에는 과전류가 유입되지 않아 과전류에 의한 소자의 파괴가 방지된다.
상기한 바와 같이 본 고안은 출력단의 단락으로 인한 과전류를 접지단으로 흐르게 하므로 과전류에 의한 회로 구성 소자의 파괴를 방지할 수 있는 효과를 갖게 된다.

Claims (1)

  1. 입력단을 구성하는 트랜지스터(Q1,Q2,Q5)와 전류원(Is) 및 출력단(VO)에 연결된 트랜지스터(Q3,Q4,Q6,Q7) 등을 포함하는 과전류 방지회로에 있어서, 트랜지스터(Q6)의 콜렉터는 트랜지스터(Q8,Q9)의 베이스 및 트랜지스터(Q8)의 콜렉터에 연결되고, 트랜지스터(Q9)의 콜렉터는 트랜지스터(Q10)의 베이스에 연결되며, 트랜지스터(Q10)의 콜렉터는 전류원(Is)에 연결되어 출력단(VO)의 단락에 의한 과전류를 방지하도록 구성한 것을 특징으로 하는 과전류 방지 회로.
KR2019880014362U 1988-08-31 1988-08-31 과전류 방지 회로 KR930004373Y1 (ko)

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