KR930004098B1

KR930004098B1 - Sensor circuit of digital alarm displaying signal

Info

Publication number: KR930004098B1
Application number: KR1019900019020A
Authority: KR
Inventors: 윤시현
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1990-11-23
Filing date: 1990-11-23
Publication date: 1993-05-20
Also published as: KR920011121A

Abstract

The circuit which can apply to the gate array comprises: an input signal zero detecting means, which includes a first inverter outputting and inverting the input signal and an AND gate combining the output of the first inverter and the synchronizing clock logically; a count means counting the zero state within the fixed region according to the zero detecting result; a means for detecting the alarm display signal according to the count result. The count means include: a first flip-flop toggling according to the output state of the first AND gate; a second flip-flop; a second inverter controlling the reset operation of the first and second flip-flop; a second AND gate.

Description

Digital alarm display signal detection circuit

제1도는 본 발명의 일실시예의 회로도.1 is a circuit diagram of one embodiment of the present invention.

제2도는 본 발명의 일실시예에 따른 동작파형도.2 is an operating waveform diagram according to an embodiment of the present invention.

제3도는 종래의 회로도.3 is a conventional circuit diagram.

제4도는 종래의 동작 파형도.4 is a conventional operational waveform diagram.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

INV1,INV2 : 인버터 FF1-FF3 : 플립플롭INV1, INV2: Inverter FF1-FF3: Flip-flop

G1-G3 : 앤드게이트 MV : 단안정 멀티바이브레이터G1-G3: AND gate MV: monostable multivibrator

C : 콘덴서 R : 저항C: capacitor R: resistance

본 발명은 경보 표시신호(Alarm Indication Signal:이하 AIS라함) 감지회로에 관한 것으로, 특히 기준 클럭 내에서 데이타 성분갯수를 계수하여 AIS를 감지하는 디지탈 AIS 감지회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an alarm indication signal (hereinafter referred to as AIS) detection circuit, and more particularly to a digital AIS detection circuit for counting the number of data components within a reference clock to detect AIS.

일반적으로 디지탈 전송로에 있어서는 전송로 상의 장해 정보를 프레임내의 특정 비트에 대응시켜 대응하는 디지탈 교환기에 전달하게 되는데 이 신호를 AIS 신호라 하며 상기 AIS 신호는 프레임 포멧이 없는 모두 "1"(all one)인 신호를 의미한다. 규격상 99.9%의 "1"의 밀도일 경우도 AIS 신호로 인지하도록 되어 있다.In general, in a digital transmission path, fault information on a transmission path is transmitted to a corresponding digital exchange corresponding to a specific bit in a frame. This signal is called an AIS signal, and the AIS signal is “1” (all one) without a frame format. Means a signal. Even when the density is "1" of 99.9% in the standard, the AIS signal is recognized.

종래의 경우에는 제3도에 도시된 바와 같이 1개의 앤드게이트와 단안정 멀티바이브레이터(MV)로 구성되어 회로적으로는 간단한 것처럼 보이나, 상기 규격을 맞추기는 매우 어렵고 아날로그 소자인 저항(R)과 콘덴서(C)가 추가되는 등의 단점이 있었다.In the conventional case, as shown in FIG. 3, it is composed of one end gate and a monostable multivibrator (MV), but it may seem simple in circuit. There was a disadvantage such as the addition of a capacitor (C).

제4도는 파형도를 참조하여 상기 아날로그 방식을 구체적으로 설명하면, 상기 단안정 멀티바이브레이터(MV)로 일정 시간 동안 상태 변화가 없는 입력신호(IS1)가 공급될 경우 출력은 로우 상태를 유지한다. 그러나 만일 상태변화가 있었다면 하이 상태로 변화되어 외부에 연결된 저항(R) 및 콘덴서(C)값의 시정수에 의해 설정되는 일정시간동안 유지한다. 제4도에 도시된 바와 같이 A구간에서는 입력신호(IS1)가 하이상태에서 로우 상태로 상태 변화가 발생하므로 출력()는 로우 상태를 유지하여 (4C)의 AIS 검출신호도 로우상태를 유지함으로써 AIS가 아님을 나타낸다. 구간 B,C에서는 입력신호의 상태변화가 없고 출력 신호가 모두 "1"임으로 AIS 검출 신호도 하이 상태를 유지함으로써 SIS 검출상태를 나타낸다. 그러나 상기와 같이 아날로그 회로를 포함하게 되면 게이트 어레이(Gate array)에의 적용이 불가능해지는 문제점이 발생하였다. 또한 상기와 같이 외부 저항 및 콘덴서값을 이용한 시정수 방식은 100%의 "1"만을 감지하므로 규격상 99%의 "1"상태 감지가 불가능한 단점도 있었다.4 illustrates the analog method in detail with reference to a waveform diagram. When the input signal IS1 having no state change is supplied to the monostable multivibrator MV for a predetermined time, the output is kept low. However, if there is a state change, it is changed to the high state and maintained for a predetermined time set by the time constants of the resistance (R) and capacitor (C) values connected to the outside. As shown in FIG. 4, in section A, since the state change occurs from the high state to the low state of the input signal IS1, the output ( ) Indicates that the AIS detection signal of (4C) is also not AIS by keeping low. In the periods B and C, since the state of the input signal is not changed and the output signals are all "1", the AIS detection signal also remains high to indicate the SIS detection state. However, when the analog circuit is included as described above, there is a problem in that it cannot be applied to a gate array. In addition, as described above, the time constant method using the external resistance and the capacitor value senses only "1" of 100%, so there is a disadvantage that 99% of "1" states cannot be detected.

따라서 본 발명의 목적은 디지탈화한 AIS 감지회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a digitalized AIS sensing circuit.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

제1도는 본 발명의 일실시예의 회로도로써, 입력신호(IS)를 반전출력하는 제1인버터(INV1)와, 상기 제1인버터(INV1) 출력과 동기클럭(CLK1)을 논리조합하는 앤드게이트(G1)와, 상기 제1앤드게이트(G1)의 출력 상태에 따라 토글되는 제1플립플롭(FF1)과, 상기 제1플립플롭(FF1)의 출력을 입력단자(D2)로 입력하며 상기 제1앤드게이트(G1)의 출력 상태에 따라 토글되는 제2플립플롭(FF2)과, 기준클럭(CLK2)을 반전출력하여 상기 제1 및 제2플립플롭(FF1,FF2)의 리셋트 동작을 제어하는 제2인버터(INV2)와, 상기 제1플립플롭(FF1)의 출력과 상기 제2플립플롭(FF2)의 출력을 논리조합하는 제2앤드게이트(G2)와, 기준클럭(CLK2)에 동기되어 입력단자(D3)로 입력되는 상기 제2앤드게이트(G2) 출력의 상태에 따라 AIS 검출신호(AIS)를 발생하는 제3플립플롭(FF3)으로 구성된다.FIG. 1 is a circuit diagram of an exemplary embodiment of the present invention, and includes a first inverter INV1 for inverting and outputting an input signal IS, and an AND gate for logically combining the output of the first inverter INV1 and a synchronous clock CLK1. G1), the first flip-flop FF1 toggled according to the output state of the first and gate G1, and the output of the first flip-flop FF1 are input to the input terminal D2, and the first The reset operation of the first and second flip-flops FF1 and FF2 is controlled by inverting the second flip-flop FF2 and the reference clock CLK2 that are toggled according to the output state of the AND gate G1. In synchronization with the second inverter INV2, the second gate G2 for logically combining the output of the first flip flop FF1 and the output of the second flip flop FF2, and the reference clock CLK2. The third flip-flop FF3 generates the AIS detection signal AIS according to the state of the output of the second and gate G2 input to the input terminal D3.

제2도는 본 발명의 일실시예에 따른 동작 파형도로써, 2a)는 기준클럭(CLK2) 파형이고, 2b)는 동기클럭(CLK1) 파형이며, 2c)는 입력신호(IS) 파형이고, 2d)는 제1앤드게이트(G1) 출력파형이며, 2e)는 제1플립플롭(FF1) 출력파형이고, 2f)는 제2플립플롭(FF2) 출력파형이며, 2g)는 제2앤드게이트(G2) 출력파형이고, 2h)는 제3플립플롭(FF3)으로부터 출력되는 AIS 검출신호 파형이다.2 is an operation waveform diagram according to an embodiment of the present invention, 2a) is a reference clock (CLK2) waveform, 2b is a synchronization clock (CLK1) waveform, 2c) is an input signal (IS) waveform, and 2d ) Is the first and gate G1 output waveforms, 2e is the first flip-flop FF1 output waveform, 2f is the second flip-flop FF2 output waveform, and 2g is the second and gate G2 output waveform. ) Is an output waveform, and 2h) is an AIS detection signal waveform output from the third flip-flop FF3.

상술한 구성에 의거 본 발명을 일실시예를 들어 상세히 설명한다. 먼저 99.9%의 "1"의 밀도일 경우도 AIS로 감지토록한 규정을 역으로 살펴보면, 예를들어 1000개의 비트들 중 "0"가 2개 이상 포함되면 AIS가 아니고, 1개의 "0"가 포함될 경우는 AIS로 감지토록 규정한 것이다. 그러므로 본 발명의 일실시예로써 제시한 제2도의 동작을 제4도의 동작파형도를 참조하여 설명하되 기준클럭(CLK2)은 시스템 동기클럭(CLK1)의 1000배의 주기를 갖도록 설정한다. 여기서 상기 기준클럭은 시스템 내부에서 항시 발생되는 계수기의 분주 클럭 또는 외부 출력원을 의미한다.Based on the above-described configuration, the present invention will be described in detail with reference to one embodiment. First of all, if the density of 99.9% "1" is reversed, the rule that detects AIS is reversed. For example, if more than two "0" s among 1000 bits are included, one "0" is not AIS. If included, it is defined to be detected by AIS. Therefore, the operation of FIG. 2 presented as an embodiment of the present invention will be described with reference to the operation waveform diagram of FIG. 4, but the reference clock CLK2 is set to have a period 1000 times that of the system synchronization clock CLK1. Here, the reference clock refers to a divided clock or an external output source of the counter that is always generated in the system.

제2도의 T1 구간에서 입력신호(IS)를 제1인버터(INV1)를 통해 반전한 신호(IS)와 동기클럭(CLK1)을 제1앤드게이트(G)로 논리조합하면 상기 입력신호(IS)가 로우 상태일시에만 상기 제1앤드게이트(G1) 출력이 하이 상태로 된다. 상기 제1앤드게이트(G1) 출력은 제1 및 제2플립플롭(FF1,FF2)을 토글시키게 되며 연속 2번 토글시 상기 제1플립플롭(FF1)의 입력단자(D1)로 인가되던 하이 상태의 공급전압(Vcc)이 상기 제2플립플롭(FF2)으로 출력되어 상기 제2플립플롭(FF2)은 제2도의 (2f)에 도시된 바와 같은 출력 형태를 갖게 된다. 이 상태는 (2a)에 도시된 바와 같은 기준클럭(CLK2) 시간에 제3플립플롭(FF3)을 통해 출력된다. 상기 제3플립플롭(FF3)의 출력은 AIS 검출신호(AIS)로써 상기 T1 구간에서는 (2C) 및 (2d)에서 볼 수 있는 바와 같이 이미 제로 성분이 2개 이상 있었으므로 T2 구간의 AIS 검출신호는 하이 상태로 되어 비 AIS 임을 나타내게 된다. 다음으로 T2 구간의 경우를 살펴보면, 먼저 T2 구간의 시작 지점에서 상기 기준클럭(CLK2)이 다시 하이 상태로 되면 제2인버터(INV2)는 상기 기준클럭(CLK2)을 반전하여 상기 제1 및 제2플립플롭(FF1,FF2)의 리세트바 단자(,)단자로 로우 상태의 신호를 인가함으로써 두 플립플롭(FF1,FF2)을 리세트시키게 된다.In the T1 section of FIG. 2, when the signal IS inverted through the first inverter INV1 and the synchronous clock CLK1 are logically combined with the first and gate G, the input signal IS is shown. The first and gate G1 outputs become high only when is low. The first and gate G1 outputs toggle the first and second flip-flops FF1 and FF2, and the high state was applied to the input terminal D1 of the first flip-flop FF1 when toggled twice. The supply voltage Vcc is output to the second flip-flop FF2 so that the second flip-flop FF2 has an output form as shown in 2f of FIG. This state is output through the third flip-flop FF3 at the reference clock CLK2 time as shown in (2a). The output of the third flip-flop FF3 is an AIS detection signal AIS, and since there are already two or more zero components in the T1 section as shown in (2C) and (2d), the AIS detection signal in the T2 section Becomes high, indicating that it is non-AIS. Next, referring to the case of the T2 section, first, when the reference clock CLK2 becomes high again at the start point of the T2 section, the second inverter INV2 inverts the reference clock CLK2 to the first and second sections. Reset bar terminal of flip-flop (FF1, FF2) , The two flip-flops FF1 and FF2 are reset by applying a low signal to the terminal.

제2도의 T2 구간에서 (2C)에 도시된 바와 같이 입력신호(IS)를 이루는 1000개의 비트 중 1개의 제로만이 존재한다면 제1앤드게이트(G1)출력은 (2d)에 도시된 바와 같이 된다. 그 결과 상기 제1앤드게이트(G1) 출력에 의해 제1플립플롭(FF1)은 토글되지만 제2플립플롭(FF2)은 토글되지 못하여 제2앤드게이트(G2) 출력은 (2g)에 도시된 바와 같이 로우상태를 유지하게 된다. 그러므로 T3 구간에서와 같이 제3플립플롭(FF3)으로부터 출력되는 AIS 검출신호(AIS)는 로우상태로 되어 AIS가 검출되었음을 나타내게 되다.In the T2 section of FIG. 2, if only one zero of the 1000 bits constituting the input signal IS is present, as shown in 2C, the first and gate G1 outputs are as shown in 2d. . As a result, the first flip-flop FF1 is toggled by the output of the first and gate G1, but the second flip-flop FF2 is not toggled, so the output of the second and gate G2 is shown in (2g). It will remain low together. Therefore, as in the T3 section, the AIS detection signal AIS output from the third flip-flop FF3 goes low to indicate that AIS is detected.

즉, T1 구간에서 검출한 AIS는 T2 구간에서 출력되고, T2 구간에서 검출한 AIS는 T3 구간에서 출력되며, T3 구간에서 검출된 AIS는 그 다음 구간에서 출력되는 형태를 갖는다.That is, the AIS detected in the T1 section is output in the T2 section, the AIS detected in the T2 section is output in the T3 section, and the AIS detected in the T3 section is output in the next section.

상기와 같은 방법을 통해 99.9%의 "1"의 밀도시 AIS로 감지하는 규격을 만족시킬 수 있으며, 디지틀화를 통해 게이트어레이에 적용할 수 있는 이점이 있다.Through the above method, it is possible to satisfy the specification detected by AIS at a density of 99.9% "1", and there is an advantage that it can be applied to a gate array through digitalization.

Claims

An alarm display signal sensing circuit comprising: an input signal zero detection means for detecting whether a bit of an input signal is in a zero state, and a count for counting a zero state within a predetermined period according to a zero detection result of the input signal zero detection means; Means and an alarm display signal detection means for generating an alarm display signal detection signal in accordance with the count result of said counting means.

The AND gate of claim 1, wherein the input signal zero detecting means logically combines a first inverter t1 for inverting and outputting an input signal IS, an output of the first inverter INV1, and a synchronous clock CLK1. Digital alarm display signal detection circuit characterized in that consisting of.

The method of claim 1, wherein the counting means inputs the first flip-flop FF1 toggled according to the output state of the first and gate G1, and the output of the first flip-flop FF1. The reset operation of the first and second flip-flops FF1 and FF2 is controlled by inverting the second flip-flop FF2 and the reference clock CLK2 that are toggled according to the output state of the AND gate G1. A digital alarm display signal comprising a second inverter IVN2 and a second gate G2 which logically combines an output of the first flip flop FF1 and an output of the second flap flop FF2. Sensing circuit.

2. The alarm display signal detecting signal AIS according to claim 1, wherein the alarm display signal detecting means outputs the alarm display signal detecting signal AIS according to the state of the output of the second gate G2 input to the input terminal D3 in synchronization with the reference clock CLK2. Digital alarm display signal detection circuit, characterized in that consisting of the third flip-flop (FF3) generated.