Claims (4)
경보 표시신호 감지회로에 있어서, 입력신호를 이루는 비트들의 제로 상태 여부를 검출하는 입력신호 제로 검출수단과, 상기 입력신호 제로검출수단의 제로검출 결과에 따라 일정구간 내에서의 제로상태를 계수하는 카운트 수단과, 상기 카운트 수단의 카운트 결과에 따라 경보표시 신호 검출신호를 발생하는 경보표시 신호 검출수단으로 구성됨을 특징으로 하는 디지탈 경보 표시신호 감지회로.An alarm display signal detecting circuit comprising: an input signal zero detecting means for detecting whether a bit constituting an input signal is in a zero state, and a count for counting a zero state within a predetermined period according to a zero detection result of the input signal zero detecting means; Means and an alarm display signal detection means for generating an alarm display signal detection signal in accordance with a count result of said counting means.
제1항에 있어서, 상기 입력신호제로 검출수단이 입력신호(IS)를 반전출력하는 제1인버터(INV1)와, 상기 제1인버터(INV1)출력과 동기클럭(CLK1)을 논리조합하는 앤드게이트(G1)로 구성됨을 특징으로 하는 디지탈 경보표시 신호 감지회로.The AND gate according to claim 1, wherein the input signal zero detecting means logically combines the first inverter INV1 for inverting and outputting the input signal IS, the output of the first inverter INV1, and the synchronous clock CLK1. Digital alarm display signal detection circuit characterized in that consisting of (G1).
제1항에 있어서, 상기 카운트 수단이 제1앤드게이트(G1)의 출력상태에 따라 토글되는 제1플립플롭(FF1)과, 상기 제1플립플롭(FF1)의 출력을 입력하며 상기 제1앤드게이트(G1)의 출력 상태에 따라 토글되는 제1플립플롭(FF2)과, 기준클럭(CLK2)을 반전출력하여 제1 및 제2플립플롭(FF1, FF2)의 리셋트 동작을 제어하는 제2인버터(INV2)와, 상기 제1플립플롭(FF1)의 출력과 상기 제2플립플롭(FF2)의 출력을 논리조합하는 제2앤드게이트(G2)로 구성됨을 특징으로 하는 디지탈 경보표시 신호 감지회로.The first end of the first flip-flop (FF1) and the output of the first flip-flop (FF1) to be toggled according to the output state of the first and gate (G1) A second flip-flop FF2 that is toggled according to the output state of the gate G1, and a second that inverts the reference clock CLK2 to control reset operations of the first and second flip-flops FF1 and FF2. And a digital alarm display signal sensing circuit comprising an inverter INV2 and a second and gate G2 for logically combining the output of the first flip-flop FF1 and the output of the second flip-flop FF2. .
제1항에 있어서, 상기 경보 표시신호 검출수단이 기준클럭(CLK2)에 동기되어 입력단자(D3)로 입력되는 상기 제2앤드게이트(G2)의 출력의 상태에 따라 경보표시 신호 검출신호(AIS)를 발생하는 제3플립플롭(FF3)로 구성됨을 특징으로 하는 디지탈 경보표시 신호 감지회로.2. The alarm display signal detection signal AIS according to claim 1, wherein the alarm display signal detection means is synchronized with the reference clock CLK2 in accordance with the state of the output of the second and gate G2 input to the input terminal D3. And a third flip-flop (FF3) for generating a digital alarm display signal detection circuit.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.