KR0181401B1

KR0181401B1 - Clock error detection or selection circuit

Info

Publication number: KR0181401B1
Application number: KR1019910025598A
Authority: KR
Inventors: 조준형
Original assignee: 정용문; 삼성전자주식회사
Priority date: 1991-12-31
Filing date: 1991-12-31
Publication date: 1999-05-15
Also published as: KR930013741A

Abstract

본 발명은 각종 디지탈회로의 계측기(측정기)에 적용되는 클록오류검출 및 선택회로에 관한 것으로서, 종래의 클록오류를 검출하기 위한 검출회로 피감지클록을 2배이상의 주기를 가져야 하는 제한점과, 그리고 피감시클록의 오류가 감시클록의 한주기 이상 발생하여야만 클록오류를 검출해 낼 수 있는 문제점이 있었다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to clock error detection and selection circuits applied to measuring instruments (measuring devices) of various digital circuits. There was a problem that the clock clock error can be detected only when the watch clock error occurs more than one period of the watch clock.

본 발명은 상기와 같은 문제점을 해결할 수 있도록 클록 오류검출선택회로에 의해 감시클록이 피감시클록주기의 2배이상인지 미만인지를 선별할 수 있게 하고, 또한 클록 오류검출회로에 의해 감시클록이 피감시클록주기의 2배보다 작을경우 클록오류를 검출할 수 있도록 클록오류 검출 및 선택회로를 제공하는 것이다.The present invention makes it possible to select whether or not the watchdog clock is more than two times or less than the watched clock cycle by the clock error detection selection circuit so as to solve the above problems, and the watchdog clock is prevented by the clock error detection circuit. The clock error detection and selection circuit is provided to detect the clock error when it is less than twice the watch clock cycle.

Description

Clock Error Detection and Selection Circuit

제1도는 본 발명의 클록오류검출선택회로 클록오류검출회로를 나타낸 도면.1 is a diagram showing a clock error detection selection circuit clock error detection circuit of the present invention.

제2도는 종래의 클록오류 검출회로를 나타낸 도면.2 is a diagram showing a conventional clock error detection circuit.

제3도는 제2도에서 나타낸 종래의 클록오류검출회로의 타이밍 챠트도.3 is a timing chart of the conventional clock error detection circuit shown in FIG.

제4도의 (a),(b)는 제1도에서의 클록오류검출선택회로의 타이밍챠트도.4A and 4B are timing charts of the clock error detection selection circuit in FIG.

(a)는 감시클록주기가 피감시클록주기의 2배이상일때 타이밍도.(a) is a timing diagram when the watched clock cycle is more than twice the watched cycle.

(b)는 감시클록주기가 피감시클록주기의 2배미만일때 타이밍도.(b) is a timing diagram when the monitored clock cycle is less than twice the monitored clock cycle.

제5도는 제1도에서의 클록오류검출회로의 타이밍챠트도.5 is a timing chart of the clock error detection circuit in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 통상의 클록오류검출회로10: normal clock error detection circuit

20 : 클록오류검출선택회로 30 : 클록오류검출회로20: clock error detection selection circuit 30: clock error detection circuit

FF₁∼FF₁₀: D플립플롭 B₁, B₂: 버퍼FF _{1 to} FF ₁₀ : D flip-flop B ₁ , B ₂ : buffer

INT₁, INT₂: 인버터 OR₁∼ OR₅: 오어게이트INT ₁ , INT ₂ : Inverter OR ₁ to OR ₅ : Or gate

AND₁∼AND₆: 앤드게이트 NOR : 노어게이트AND _{1 to} AND ₆ : AND gate NOR: NOR gate

EXNOR : 익스클루시브 노어게이트EXNOR: Exclusive Norgate

본 발명은 각종 디지탈회로와 계측기(측정기)에서 적용되는 클록(clock)오류검출 및 선택회로에 관한 것으로, 특히 어떤 클록오류검출회로를 선택할 것인가를 선택하여 선택된 신호에 의해 클록오류를 검출해주기 위한 클록오류 검출 및 선택회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to clock error detection and selection circuits applied in various digital circuits and instruments (measurements). In particular, a clock for detecting a clock error by a selected signal by selecting which clock error detection circuit is selected. It relates to an error detection and selection circuit.

종래에는 디지탈의 클록펄스주기를 감시할때에 멀티바이브레이터를 사용하거나 제2도에서와 같은 회로를 구성하였다.Conventionally, a multivibrator is used to monitor digital clock pulse periods or a circuit as shown in FIG.

멀티바이브레이터는 온도등의 요소에 민감하여 세밀한 클럭펄스주기를 감시하기가 매우 어렵고 감시할 클록 주기의 길이에 따라 측정이 불가능한 문제점이 있었다. 즉 제3도는 상기와 같은 멀티바이브레이터의 단점을 보완하고자 구성된 회로로서 감시클럭주기가 제3도에 나타낸 바와 같이 피감지클록을 2배이상의 주기(A≥ B×2)를 가져야 하는 제한점이 있으며, 또한 피감시클록의 오류가 제3도에 나타낸 바와같이 감시클록의 한주기(D 〉 C)이상 발생하여야만 클록오류를 검출해 낼 수 있는 문제점이 있었다.Since the multivibrator is sensitive to factors such as temperature, it is very difficult to monitor minute clock pulse cycles and measurement is impossible depending on the length of the clock cycle to be monitored. That is, FIG. 3 is a circuit configured to compensate for the shortcomings of the multivibrator as described above. As shown in FIG. In addition, as shown in FIG. 3, there is a problem that a clock error can be detected only when one or more cycles (D > C) of the watched clock occur.

본 발명은 상기와 같은 문제점을 해결할 수 있도록 클록 오류검출선택회로에 의해 감시클록이 피감시클록주기의 2배이상인지 미만인지를 선별할 수 있게 하고, 또한 클록오류검출회로에 의해 감시클록이 피감시클록주기의 2배보다 작을경우 클록오류를 검출할 수 있도록 클록오류검출 및 선택회로를 제공함에 목적이 있다.The present invention makes it possible to select whether or not the watchdog clock is more than two times or less than the watched clock cycle by the clock error detection selection circuit so as to solve the above problems, and the watchdog clock is prevented by the clock error detection circuit. It is an object of the present invention to provide a clock error detection and selection circuit to detect a clock error when it is less than twice the watch clock cycle.

상기와 같은 목적을 달성하고자 이루어진 본 발명은 제1도에서와 같이 구성되어 있다.The present invention made to achieve the above object is configured as in FIG.

제1도는 클록오류검출 및 클록오류검출선택을 위한 블럭구성도로서, 제1도에 도시한 바와 같이, 감시클록이 피감시클럭주기의 2배 이상인지 미만인지를 선택하는 클록오류 검출선택회로(20)와, 감시클록이 피감시클록주기의 2배보다 작을경우 클록오류를 검출해 주는 클록오류검출회로(30)와, 그리고 피감시클록의 오류가 감시클록의 한주기이상 발생하여야만 클록오류를 검출해 낼 수 있는 통상의 클록오류검출회로(10)로 구성된다.FIG. 1 is a block diagram for clock error detection and clock error detection selection. As shown in FIG. 1, a clock error detection selection circuit for selecting whether a watched clock is two or more times or less than a clocked clock period. 20), the clock error detection circuit 30 that detects a clock error when the watched clock is less than twice the watched clock cycle, and the clock error is detected only when the watched clock error occurs more than one cycle of the watched clock. It consists of a normal clock error detection circuit 10 which can detect.

상기 클록오류검출선택회로(20)는 D플립플롭(FF₄∼FF₇)과 오어게이트(OR₂∼ OR₄), 그리고 앤드게이트(AND₂), (AND₃)와 버퍼(B₁)및 인버터(INT₂)로 구성되고, 상기 클록오류검출회로(30)는 D플립플롭(FF₈∼FF₁₀)과 앤드게이트(AND₄∼AND₆), 그리고 익스클루시브 노어게이트(EXNOR)로 구성된다.The clock error detection selection circuit 20 includes D flip-flops FF _{4 to} FF ₇ and OR gates OR ₂ to OR ₄ , and AND gates AND ₂ , AND ₃ , buffer B ₁ , and composed of the inverter (INT ₂₎ consists of, the clock error detecting circuit 30 is a D flip-flop (FF ₁₀ ~FF ₈₎ and the aND gate (aND ₄ ~AND _6), and the exclusive NOR gate (EXNOR) do.

상기와 같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effects of the present invention configured as described above in detail.

먼저 감시클럭단자와 피감시클럭단자로 감시할 클럭과 감시될 클럭이 입력되면, 감시클럭은 제4도(a)의 (가), (나)에서와 같이 동상 및 역상의 클록으로 분주된다.First, when the clock to be monitored and the clock to be monitored are input to the monitoring clock terminal and the monitored clock terminal, the monitoring clock is divided into clocks in phase and reverse as shown in (a) and (b) of FIG.

이렇게 분주된 동상과 역상의 파형은 피감시클록과 클록오류검출선택회로(20)내의 각각 오어게이트(OR₂), (OR₃)에 의해 or되어 D플립플롭(FF₄),(FF₅)의 클리어단자(CLR)로 입력된다.The divided phase and reverse phase waveforms are divided by or gates (OR ₂ ) and (OR ₃ ) in the monitored clock and clock error detection selection circuit 20, respectively, so that D flip-flops (FF ₄ ) and (FF ₅ ) It is input to the clear terminal (CLR) of.

상기 D플립플롭(FF₄),(FF₅)의 클리어단자(CLR)에 입력된 신호는 피감시클록이 앤드게이트(AND₂),(AND₃)에 의해 최종적으로 D플립플롭(FF₄),(FF₅)의 출력을 생성해냄과 동시에 감시클럭과 피감시클럭의 주기비교시 D플립플롭(FF₄),(FF₅)으로 부터 불필요한 펄스를 제거하여 제4도 (a)의 (바), (사)에서와 같은 신호파형을 D플립플롭(FF₄),(FF₅)의 출력단자(Q)로 검출해낸다.The signal input to the clear terminal CLR of the D flip-flops FF ₄ and FF ₅ is finally monitored by the AND gate AND ₂ and AND ₃ , and then the D flip-flop FF ₄ . , the (FF ₅₎ when the D flip-flop (FF _4), FIG. 4 (a) to remove the unnecessary pulse from the (FF ₅₎ the output at the same time as generating haenaem monitoring period comparison of the clock and the monitored clock (f Signal waveforms are detected by the output terminals Q of D flip-flops FF ₄ and FF ₅ .

이렇게 D플립플롭(FF₄)의 출력단자(Q)로 검출된 신호는 노어게이트(NOR)를 통해 D플립플롭(FF₆)의 클럭펄스로 이용되므로 피감시클록의 2번째 주기의 시작전의 펄스가 발생되면 D플립플롭(FF₆)의 출력랫치단자(Q) 1을 계속적으로 출력함으로써 감시클록이 피감시클록의 2배미만시 동작하는 회로를 선택하게 되고, 만일 펄스가 피감시클록의 2번째 주기 이후에 발생되면 D플립플롭(FF₇)은 1을 랫치단자(Q)로 감시클록이 피감시클록의 2배이상시 동작하는 회로를 선택하게 된다.This D flip-flop (FF ₄₎ a signal detected by the output terminal (Q) of the NOR gate (NOR) a D flip-flop (FF _6), so using a clock pulse of the monitored clock 2 pulse before the beginning of the second period of from Is generated, the output latch terminal (Q) 1 of the D flip-flop (FF ₆ ) is continuously output to select the circuit in which the supervisory clock operates when it is less than twice the supervised clock. If it occurs after the second period, the D flip-flop (FF ₇ ) selects 1 as the latch terminal (Q) and selects a circuit that operates when the watchdog clock is more than twice the watched clock.

이렇게 한 회로가 먼저 선택되어지면 다른 하나는 D플립플롭의 클리어단자로 클리어신호가 계속적으로 입력되므로 다른 오류검출회로는 디스에이블(disable)되어버린다. 다음에 클록오류검출선택회로(20)로 부터 선택된 신호는 클록오류검출회로(30)내의 앤드게이트(AND₄)를 통해 D플립플롭(FF₈)의 입력데이터단자(D)로 입력되면 D플립플롭(FF₈)의 출력단자(Q),()로 감시클럭에 의해 제5도의 (c),(d)에서와 같은 파형을 생성해내고, D플립플롭(FF₈)의 출력단자(Q)로 생성된 파형은 D플립플롭(FF₉)의 데이터단자(D)로 입력되어 D플립플롭(FF₉)의 Q단자로 제5도의 (e)에서와 같이 서로 바뀐 파형이 출력되고 위상이 같을 경우는 제5도의 (g)에서와 같이 오류검출점으로 부터 피감시클럭의 오류가 발생하는 것이다.When one of these circuits is selected first, the other one is continuously inputted to the clear terminal of the D flip-flop, and the other error detection circuit is disabled. Next, the signal selected from the clock error detection selection circuit 20 is input to the input data terminal D of the D flip flop FF ₈ through the AND gate AND ₄ in the clock error detection circuit 30, and then the D flip. Output terminal Q of flop FF ₈ , ( ) Generates a waveform as shown in (c) and (d) of FIG. 5 by the monitoring clock, and the waveform generated by the output terminal Q of the D flip-flop (FF ₈ ) is a D flip-flop (FF ₉ ). If the waveform is input to the data terminal (D) of the D flip-flop (FF ₉ ) and the waveforms which are mutually changed as shown in (e) of FIG. 5 are the same and the phases are the same, the error is as shown in (g) of FIG. From the detection point, an error of the monitored clock occurs.

그리고 FF₁₀은 상기 D플립플롭(FF₈)의 단자()로 부터 출력되는 신호를 무효시키거나 클록의 유효시점 포착을 위해 사용한 D플립플롭이다.And FF ₁₀ is the terminal of the D flip-flop (FF ₈ ) ( The D flip-flop is used to invalidate the signal output from) or to capture the valid point of the clock.

이와같이 본 발명은 감시클록이 피감시클록주기의 2배이상인지 미만인지를 선별해주는 클록오류검출선택회로와 그리고 감시클록이 피감시클록주기의 2배보다 작을경우 클록오류를 검출해주는 클록오류 검출회로를 구성해 주므로써 다음과 같은 효과가 있다.As such, the present invention provides a clock error detection selection circuit that selects whether or not the watchdog clock is more than two times or less than the watched clock cycle, and a clock error detection circuit that detects a clock error when the watchdog clock is less than two times the watched clock cycle. By constructing the effect is as follows.

첫째, 감시될 클록과 감시하는 클록펄스의 동기가 맞지 않아도 내부클럭펄스를 사용하므로써 정밀한 클럭 펄스주기 감시가 가능하고, 둘째, 감시클럭이 감시되는 클록주기의 2배 미만이면 검출 불가능한 종래의 클록감시회로에 비해 주기에 상관없이 아무 클록을 감시클록으로 입력시키면 작동회로를 선별하여 감시클럭주기가 가지는 제한점을 제거하고, 셋째, 여러주기의 펄스를 합성하여 사용하는 시스템에서의 합성 클럭펄스를 분해하는 장치에 이용될 수 있고, 또 정밀한 클록펄스주기 감시장치 및 비동기시스템에 널리 쓰일 수 있다.First, even if the clock to be monitored is not synchronized with the clock pulse to be monitored, accurate clock pulse period monitoring is possible by using an internal clock pulse. Second, conventional clock monitoring that is impossible to detect when the clock is less than twice the clock cycle being monitored. Compared to the circuit, if any clock is input to the watch clock regardless of the period, the operation circuit is selected to remove the limitation of the watch clock cycle. Third, the synthesized clock pulse in the system that synthesizes multiple cycle pulses is decomposed. It can be used in devices and widely used in precise clock pulse period monitoring device and asynchronous system.

Claims

A clock error detection selecting means (20) which receives a normal watched clock and a watched clock and selects whether or not the watched clock is more than twice or less than the watched clock cycle, and a signal selected from the clock error detection selecting means If the watched clock is less than twice the watched clock cycle, the clock error detecting means 30 detects a clock error, and the watched clock fault can be detected only when one or more cycles of the watched clock occur. A clock error detection and selection circuit comprising a normal clock error detection circuit (10).

2. The clock error detection selecting means (20) according to claim 1, wherein the clock error detection selecting means (20) is configured to input the inputs of the monitoring clock and the monitored clock to the CLK and CLR terminals of two D flip-flops (FF ₄ ) and (FF ₅ ). Each buffer (B ₂ ), inverter (INT ₂ ), or gate (OR ₂ ), (OR ₃ ), and AND gate (AND ₂ ), (AND ₃ ), and the cycle of the watchdog clock are 2 of the monitored clock cycle. NOR gate for inputting to CLK terminal of D flip-flop (FF ₃ ) so as to generate the selection signal when it is smaller than twice, and the selection signal when the period of the monitoring clock is more than twice the monitored clock period. A clock error detection and selection circuit comprising an or gate (OR ₄ ) for inputting to an input terminal (D) of a D flip-flop (FF ₇ ) to be generated.

2. The clock error detecting means (30) according to claim 1, wherein the clock error detecting means (30) comprises an AND gate (AND ₄ ) which receives a selection signal from the clock error detecting selecting means (20) when the monitoring clock is less than twice the monitored clock period. , D flip-flop (FF ₈ ) receiving supervisor clock and monitored clock, D flip-flop (FF ₉ ), (FF ₁₀ ) and D flip-flop receiving signals output from D flip-flop (FF8) Each AND gate (AND ₅ ), (AND ₆ ), Exclusive NOR gate (EXNOR), or OR gate (OR ₅ ) that detects a clock error by receiving signals output from (FF ₉ ) and (FF ₁₀ ) Clock error detection and selection circuit, characterized in that