KR930003278B1 - 초고집적 스택형 디램셀의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

초고집적 스택형 디램셀의 제조방법
제1(a)도 내지 (d)는 이 발명에 다른 초고집적 디램셀의 제조공정 순서도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 소오스영역 4 : 드레인영역
5,5' : 게이트 폴리 6 : 산화막
7 : 제1플레이트전극 8 : 제1절연 캐패시터막
9 : 패드폴리 10 : 콘택부
11 : 산화막 12 : 산화막 스페이서
13 : 저장전극 14 : 제2절연 캐패시터막
15 : 제2플레이트전극
이 발명은 반도체 메모리 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 스택형 디램셀 구조에서 저장전극의 상부 뿐만 아니라 하부에도 캐패시터 절연막을 형성하여 셀 캐패시턴스를 최대화시킬 수 있는 초고집적 스택형 디램셀의 제조방벙에 관한 것이다.
일반적으로 하나의 모스(MOS)트랜지스터와 하나의 캐패시터로 구성되어 1비트의 정보를 기억하는 메모리소자인 디램셀에 있어서, 소자가 고집적화됨에 따라 단위평면 면적에 탑재되어야 하는 소자의 수가 증가되고, 그에따라 캐패시터로 이용되는 면적이 줄어들게 되어 디램셀의 작동에 필요한 셀캐패시턴스를 확보하기가 어려운 것이었다.
저장전극과 플레이트 전극사이에 유전체인 절연막이 삽입되는 디램셀의 캐패시터는 크게 플래너 캐패시터(Planar Capacitor), 스택 캐패시터(Stack Capacitor), 트랜치 캐패시터(Trench Capacitor) 등으로 나누어진다.
플래너 캐패시터는 반도체기판상에 평면의 구조로 형성되기 때문에, 셀사이즈가 20μ㎡ 이하에서는 보통 셀당 20∼30pF의 용량을 얻기가 어려우므로 4M급 이상의 디램에 적용할 수가 없다. 적층 캐패시터는 일정한 반도체기판상에 유효기판면적을 증가시키기 위하여 토폴로지(Topology)를 개선하여 캐패시터를 만드는 구조로서 4M급 디램 및 16M급 디램엣는 충분한 셀 캐패시터를 얻을 수가 있으나, 16M급 이상의 초고집적 디램 메모리소자에서는 절연막의 두께(약 50∼100Å)를 더 박막화할 수 없기 때문에 적용할 수가 없다. 트랜치 캐패시터는 반도체기판상에 유효면적을 증가시키기 위하여 트랜치를 형성시키는 구조이나 셀사이즈가 5μ㎡ 이상에서만 실질적으로 가능하며, 제조공정이 난해하여 초고집적 메모리 소자에서는 양산성의 문제로 부적합한다.
또한, 초고집적 메모리 소자에서는 플래너 캐패시터, 스택 캐패시터, 트랜치 캐패시터 등의 제조방법들을 복합적으로 사용하여, 제한된 면적상에 캐패시터가 축적할 수 있는 전하를 최대화시키도록 노력하고 있으나, 제조공정을 단순화시킬 수가 없어 양산성의 문제로 부적합한 것이다. 특히, 절연막을 탄탈 옥사이드(Ta2O6) 등으로 사용하여, 전하를 저장하는데 다른 누설전류의 문제 및 양산성의 문제를 해결하려 하였으나 이 물질의 적용은 화학적으로 안정성이 결여되어 있으므로 거의 불가능한 현실에 놓여있다.
이 발명의 목적은 이와같은 문제점을 해결하기 위한 것으로 절연막의 두께를 통상적인 두께와 같이 일정하게 유지하고 디램 작동에 충분한 캐패시턴스를 확보하기 위하여 스택형 디램셀의 캐패시터 면적을 최대화시킬 수 있는 초고집적 스택형 디램셀의 제조방법을 제공하는 것이다.
이 발명의 다른 목적은 저장전극의 상부 및 하부에 절연막을 형성하여 캐패시터 면적으로 활용할 수 있는 초고집적 스택형 디램셀의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 이 발명에 따른 초고집적 스택형 디램셀의 제조방법은, 통상적인 공정에 의해 실리콘기판상의 소정부분에 필드산화막을 형성하고 소오스 영역, 드레인영역, 게이트 폴리를 형성하는 공정과 ; 이 결과적 구조의 전면에 산화막을 형성한 후, 제1플레이트전극, 제1절연 캐패시터막 및 패드폴리를 순차적으로 형성하는 공정과 ; 통상적인 에칭공정으로 소오스 영역상의 제1플레이트 전극, 제1절연막 및 패드폴리를 순차적으로 제거하여 콘택부를 형성하는 공정과 ; 이 결과적 구조의 상부에 산화막을 형성하는 공정과 ; 반응성 이온 에칭법에 의해 콘택부의 측벽에 산화막 스페이서를 형성하는 공정과 ; 전체적으로 저장전극을 형성하는 공정과 ; 반응성 이온 에칭법에 의해 게이트 폴리 상부 이외 부분의 전극 패드폴리와 저장 전극을 한정적으로 제거하는 공정과 ; 상기 결과적 구조의 전면에 제2절연 캐패시터막과 제2플레이트 전극을 형성하는 공정으로 이루어졌다.
이하, 첨부된 도면을 참조하여 이 발명에 따른 초고집적 스택형 디램셀의 실시예를 상세하게 설명한다.
제1(a)도 내지 제1(d)도는 이 발명에 따른 초고집적 디램 셀의 제조방법을 설명하기 위한 공정순서도이다.
먼저 제1(a)도에 도시한 바와같이, 실리콘기판(1)에 통상의 로코스(LOCOS) 공정에 의한 필드산화막(2)를 형성하여 소자간의 격리를 행한다. 그 다음 게이트 산화막을 성장하고 게이트 폴리(5),(5')을 형성한 후 이온주입방법으로 소오스 및 드레인 영역(3),(4)을 형성한다. 이어서 일정두께의 산화막(6)을 형성한 후 제1플레이트 전극(7), 제1절연 캐패시터막(8) 및 패드폴리(9)를 순차적으로 침적시킨다.
이 경우, 상기 제1플레이트 전극(7)은 캐패시터의 하부 플레이트 전극 역할 하고, 패드폴리(9)는 제1절연 캐패시터막(8)을 보호하고 추후 캐패시터의 측면면적을 증가시켜서 캐패시터의 용량을 증가시키는 역할을 한다.
그 다음 제1(b)도에 도시한 바와같이 통상적인 포토리소그래피 공정으로 소오스 영역(3) 상부의 일정부분의 패드폴리(9), 제1절연 캐패시터막(8) 및 제1플레이트전극(7)을 순차적으로 에칭하여 소오스 영역(3)의 표면을 노출시키는 콘택부(10)를 형성한다. 상기 콘택부(10)는 디램셀에서 트랜지스터와 캐패시터를 연결하기 위한 수단이 된다. 이어서 상기 결과적 구조의 전면에 산화방법에 의해 산화막(11)을 성장시킨다. 상기 산화막(11)은 산화분위기에서, 예를들어 800℃∼950℃ 정도의 온도에서 습식 및 건식방법으로 형성할 수 있다.
이어서 제1(c)도에 도시한 바와같이 소오스 영역(3) 상부의 콘택부(10)의 측벽에 산화막 스페이서(12)를 형성하기 위해 반응성 이온에칭(Reactive Ion Etching)법으로 패드폴리(9)상부에 형성된 산화막(11)과 콘택부(10)상에 형성된 산화막(11)을 제거한다.
상기 산화막 스페이서(12)는 차후에 저장전극과 제1플레이트 전극(7)과의 단락(short)방지 역할을 한다.
그 다음 상기 결과적 구조의 전면에 저장전극(13)을 증착시킨다. 이 경우 이 저장전극(13)의 두께는 콘택부(10)에도 후속공정인 제2절연 캐패시터막(14)이 형성될 수 있도록 충분히 얇게 한다.
계속해서, 제1(d)도에 도시한 바와같이 상기 제1절연 캐패시터막(8)을 식각정지층(etch stopping layer)으로 하여 게이트 폴리(5),(5')의 상부에 형성된 패드폴리(9) 및 저정전극(13)을 반응성 이온에칭(RIE) 또는 일렉트론 사이클로트론 레조넌스(Electron Cyclotron Resonanec ; ECR)에칭 공정으로 한정 식각한다. 그 다음 상기 결과적 구조의 상부 전면에 제2절연 캐패시터막(14)을 형성하고, 이 제2절연막 캐패시터막(14)위에 제2플레이트 전극(15)을 증착시킨후 도핑하여 저장전극(13) 상부의 캐패시터를 형성한다.
여기서 제1플레이트 전극(7) 및 제2플레이트 전극(15)의 연결은 주변회로(도시하지 않음)에서 실시하며, 이때 제1플레이트 전극(7)의 패턴은 상기 패드폴리(9) 및 저장전극(13)을 에칭한 후, 이를테면 상기 제2절연막(13)을 형성하기전에 통상적인 포토에칭 공정으로 형성할 수도 있다. 이후 제2절연 캐패시터막(14) 및 제2플레이트 전극(15)을 침적하고, 또 다시 제2플레이트전극(15)을 포토에칭공정으로 에칭한 후 디램의 비트 라인(bit line) 또는 전극(metal) 등 후속 공정에서 하나의 버스 라인(bus line)으로 묶을 수 있다.
상술한 바와같이 이 발명에 의하면 초고집적 스택형 디램셀의 제조방법은 캐패시터 절연막의 두께를 통상적인 두께, 예를들면 50∼100Å으로 할 수 있으며, 복잡한 3차원적 구조의 셀을 형성할 필요없이 디램 셀의 작동에 필요한 캐패시턴스를 충분하게 확보할 수 있다. 특히 셀의 면적이 약 4μ㎡ 에 이르는 16M 디램부터 적용이 가능하다. 또한, 현재 셀 면적의 약 1/3 내지 1/2을 차지하는 캐패시터 평면면적에 패드폴리로써 캐패시터 측면면적을 증가시키고 저장전극으로써 콘택부위도 캐패시터 면적으로 활용하고 그리고 스토리지 노드의 하부도 캐패시터 면적으로 활용함으로써, 통상의 방법에 비하여 작게는 최소 170% 많게는 300% 이상의 캐패시턴스를 확보할 수 있기 때문에 최소한 64M 및 256M 디램까지의 적용이 가능하다.

Claims (7)

  1. 하나의 MOS 트랜지스터와 하나의 캐패시터를 갖는 반도체 메모리 소자인 디램셀의 제조방법에 있어서, 통상적인 공정에 의해 실리콘기판(1)상의 소정부분에 필드산화막(2)을 형성하고 소오스영역(3), 드레인영역(4), 게이트 폴리(5),(5')를 형성하는 공정과 ; 이 결과적 구조의 전면에 산화막(6)을 형성한 후 제1플레이트전극(7), 제1절연 캐패시터막(8) 및 패드폴리(9)를 순차적으로 형성하는 공정과 ; 통상적인 에칭 공정으로 소오스 영역(3)상의 제1플레이트 전극(7), 제1절연막(8) 및 패드폴리(9)를 순차적으로 제거하여 콘택부(10)를 형성하는 공정과 ; 이 결과적 구조의 상부 전면에 산화막(11)을 형성하는 공정과 ; 반응성 이온 에칭법에 의해 콘택부(10)의 측벽에 산화막 스페이서(12)를 형성하는 공정과 ; 전체적으로 저장전극(13)을 형성하는 공정과 ; 반응성 이온 에칭법에 의해 게이트 폴리(5),(5') 상부 이외 부분의 패드폴리(9)와 저장 전극(13)을 한정적으로 식각하는 공정과 ; 상기 결과적 구조의 전면에 제2절연 캐패시터막(14)과 제2플레이트전극(15)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 초고집적 스택형 디램셀의 제조방법.
  2. 제1항에 있어서, 상기 산화막 스페이서(12)에 의해 제1플레이트 전극(7)과 저장전극(13)과의 쇼트를 방지할 수 있는 것을 특징으로 하는 초고집적 스택형 디램셀의 제조방법.
  3. 제1항에 있어서, 상기 산화막(11)의 형성공정은 산화분위기에서 800℃∼900℃ 정도 온도에서 건식 및 습식 방법으로 형성시키는 것을 특징으로 하는 초고집적 스택형 디램셀의 제조방법.
  4. 제1항에 있어서, 상기 패드폴리(9)는 제1절연 캐패시터막(8)을 보호하고, 상기 저장전극(13)의 측면 캐패시터 면적을 증가시키는 것을 특징으로 하는 초고집적 스택형 디램셀의 제조방법.
  5. 제1항에 있어서, 상기 콘택부(10)의 형성공정은 전체적으로 패드폴리(9), 1절연막(8), 제1플레이트 전극 및 산화막(6)을 형성한 후 반응성 이온에칭 공정으로 식각하여 형성되는 것을 특징으로 하는 초고집적 스택형 디램셀의 제조방법.
  6. 제1항에 있어서, 상기 저장전극(13)의 두께는 콘택부위(10)에도 제2절연막 캐패시터(14)막이 형성될 수 있도록 충분히 얇게 형성하는 것을 특징으로 하는 초고집적 스택형 디램셀의 제조방법.
  7. 제1항에 있어서, 상기 제1플레이트 전극(7)을 저장전극(13)보다 먼저 형성하는 것을 특징으로 하는 초고집적 스택형 디램셀의 제조방법.
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