KR930003009Y1 - 귀환영 엠파시스 회로 - Google Patents

귀환영 엠파시스 회로 Download PDF

Info

Publication number
KR930003009Y1
KR930003009Y1 KR2019890015410U KR890015410U KR930003009Y1 KR 930003009 Y1 KR930003009 Y1 KR 930003009Y1 KR 2019890015410 U KR2019890015410 U KR 2019890015410U KR 890015410 U KR890015410 U KR 890015410U KR 930003009 Y1 KR930003009 Y1 KR 930003009Y1
Authority
KR
South Korea
Prior art keywords
amplifier
input
output
equation
pass filter
Prior art date
Application number
KR2019890015410U
Other languages
English (en)
Other versions
KR910008129U (ko
Inventor
송영원
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019890015410U priority Critical patent/KR930003009Y1/ko
Priority to JP2260362A priority patent/JP2809856B2/ja
Priority to US07/601,870 priority patent/US5113144A/en
Priority to DE4033670A priority patent/DE4033670A1/de
Priority to NL9002309A priority patent/NL192416C/nl
Priority to GB9022968A priority patent/GB2239998B/en
Publication of KR910008129U publication Critical patent/KR910008129U/ko
Application granted granted Critical
Publication of KR930003009Y1 publication Critical patent/KR930003009Y1/ko

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G5/00Tone control or bandwidth control in amplifiers
    • H03G5/16Automatic control
    • H03G5/18Automatic control in untuned amplifiers
    • H03G5/22Automatic control in untuned amplifiers having semiconductor devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Networks Using Active Elements (AREA)
  • Television Signal Processing For Recording (AREA)
  • Amplifiers (AREA)
  • Processing Of Color Television Signals (AREA)

Abstract

내용 없음.

Description

귀환영 엠파시스 회로
제1도는 종래의 엠파시스 회로 구성도.
제2도는 종래 엠파시스 회로 구성의 주파수 특성도.
제3도와 제4도는 본 고안에 따른 귀환형 엠파시스 회로 구성도.
제5도는 제3도의 상세회로 구성도.
제6도는 제4도의 상세회로 구성도.
제7도는 본 고안에 따른 귀환형 엠파시스 회로 구성의 주파수 특성도.
* 도면의 주요부분에 대한 부호의 설명
300.301.302.400.401.402 : 앰프 303.403 : 로우패스 필터
R4 : 저항 C1 : 콘덴서
Vi : 입력 Vo: 출력
본 고안은 입력신호의 주파수가 클수록 입력대 출력이득이 증가하는 신호의 엠파시스(Emphasis)특성을 갖는 회로에 관한 것으로, 특히 엠파시스 특성을 적용 세트(Set)및 시스템에 따라 적절하게 구성시킬수 있도록한 귀환형 엠파시스 회로에 관한 것이다.
종래에는 제1도에 도시된 바와같이 앰프(100)와 로우 패스 필터(103)로 구성되어 있는데, 입력(Vi)은 각각 앰프(100)의 “+”측과 저항(R4)및 콘덴서(C1)로 구성된 로우 패스 필터(103)의 입력에 연결되고 로우 패스 필터(103)의 출력이 앰프(100)의 “-”측에 연결되는 구성이다.
상기 구성회로의 동작 상태를 보면 다음과 같다.
입력(Vi)대 출력(Vo)특성, 즉 전달 특성을 계산하면 Vo=(Vi-Lp Vi).Ga‥‥‥〈식 1〉(여기서 Lp는 LPF의 전달 특성 함수이고 Ga는 앰프“100”의 이득이다)〈식1〉을 다시 쓰면 Vo/vi=(1-Lp)Ga‥‥‥〈식 2〉로우 패스 필너(103)회로에, 대한 전달특성함수(Lp)를 구하면
……〈식3〉 상기 〈식 3〉을 〈식 2〉에 대입하면……〈식 4〉즉 제1도와 같은 엠파시스 회로는 상기〈식 4〉와 같은 전달 특성을 갖는데 주파수에 따른 이득 특성은 제2도와 같이 표현된다.
따라서 제2도에서 보는 바와같이 신호의 주파수(f)가 클수록 이득이 커지는 신호의 엠파시스 기능 동작을 하게 된다.
그런데 상기와 같은 종래 회로에서는 VCR에서 테이프에 휘도 신호를 FM변조하여 기록할때 노이즈 성분은 주파수가 클수록 크게 기록되므로 재생시 S/N(Signal to Noise)특성을 개선하기 위해 기록시 휘도 신호를 엠파시스 하는데, 주파수에 따른 엠파시스 정도는 통상 규격으로 정해져 있다. 즉 종래 희로에서 f=fc에서 전달 특성은 〈식 4〉및 제2도에서 보는 바와같이로 고정되어 있다.
따라서 화질 개선 측면에서 그 엠파시스 양을 변화시키고자 규격이 변화될 경우는 그양이 고정되어 있어 새로운 회로의 구성이 필요하게 되는 단점이 있었다.
본 고안은 이러한 단점을 없애기 위해 안출된 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
즉 본 고안은 제3도내지는 제4도에 도시된 바와같이 저항(R4)과 콘텐서(C1)로 구성된 하나의 로우 패스 필터(303)(403)와 3개의 오피앰프로 구성되는데,, 제3도에서 입력(Vi)은 출력단 앰프(300)와 입력단 앰프(301)의 “+”측 및 귀환단 앰프(302)의 “-”측 입력으로 연결되고, 앰프(301)의 출격은 로우 패스 필터(303)의 입력에 연결되고, 로우 패스 필터(303)의 출력은 앰프(300)의 --”측과 앰프(302)의 “+”축으로 연결되고, 앰프(302)의 출력은 앰프(301)의 “-”측에 연결되며 앰프(300)의 출력(Vo)은 최종 출력이 된다.
또한 제4도에 도시된 바와같이 귀환앰프(402)의 “-”입력단을 로우패스필터(403)의 출력단 및 앰프(400)의 “-”입력단에 연결하고, “+”입력단을 입력(Vi)이 인가되는 앰프(400)의 “+”입력단에 연결하여 구성할 수도 있다.
여기서, 제5도는 상기 제3도의 상세회로도이고, 제6도는 제4도의 상세 회로도이다.
이때 상기 제3도 회로에 대한 전달특성을 구해 보면 다음과 같다.
우선 앰프(301), 로우패스필터(303), 앰프(302)로 구성된 경로(path)에 대한 회로 방정식을 정의하면,{(Vi-Vf)Gb·Lp-Vi}Ga=Vf‥‥‥〈식 5〉(여기서 Gb는 앰프(301)의 이득이고 Gc는 앰프“302”이의 이득이다.)
이와같은〈식 5〉는 앰프(302)의 “+”입력측이 로우 패스 필터(303)출력에 연결되고 앰프(302)입력의 “-”입력측이 입력(Vi)에 연결되었을 경우이고 제4도와 같이 그 반대 극성인 경우, 즉 앰프(402)의 “+”입력측이 입력(Vi)에 연결되고 “-”입력측이 로우 패스필터(403)출력에 연결되었을 경우는〈식 5〉의 좌변에 (-)를 곱하면 된다.
〈식 5〉를 Vf에 대해 구하면‥‥‥〈식 6〉Vo={Vi-(Vi-Vf)Gb·Lp}Ga‥‥‥〈식 7〉〈식 6〉을 〈식 7〉에 대입하여 정리하면‥‥‥〈식 8〉〈식 8〉에 〈식 3〉을 대입하여 정리하면‥‥‥〈식 9〉앰프(301)의 이득 (Gb)을 1로 설계하면‥‥‥〈식 10〉〈식 10〉의 주파수에 따른 전달 특성을 나타내면 제7도와 같이 되어 주파수가 커질수록 이득이 증가하므로 엠파시스 동작을 하게 된다.
이하, 상기한 본 고안에 따른 귀환형 엠파시스회로에서의 시뮬레이션(Simulation)결과를 설명하면 다음과 같다.
즉, 제3도 내지는 제5도에 도시된 바와같이 트랜지스터(Q15)의 베이스단을 노드 24(Node 24)에 연결한후 노드 23과 노드 22사이에
연결된 저항(R18)을 8.807[KΩ]으로 하여 시뮬레이션한 결과는〈시뮬레이션 1〉과 같으며, 저항(R18)을 2.066[KΩ]으로 하여 시뮬레이션한 결과는〈시뮬레이션 2〉와 같다.
또한 제4도 내지는 제6도에 도시된 바와같이 트랜지스터(Q15)의 베이스단을 노드25(Node25)에 연결한후 노드23과 22사이에 8.807[KΩ]의 저항(R18)을 연결하여 시뮬레이션한 결과는〈시뮬레이션 3〉과 같으며 저항(R18)을 5.4365[KΩ]으로 하여 시뮬레이션한 결과는〈시뮬레이션 4〉와 같다.
참고로, 상기한 각 시뮬레이션에서 “INPUT LISTING”과 “SMALL SIGNAL BIAS SOULTION”및 “AC ANALYSIS”에 대하여 설명하면 다음과 같다.
우선 각 시뮬레이션의 “INPUT LISTING”에서는 각 노드(Node)에 번호가 주어지며, 각 노드에 연결된 저항값과 입력 전압(VIN)을 이와같이 본 고안에 따른 귀환형 엠파시스 회로는 일반적인 특성을 얻을 수 있는 회로로 구성되어 있으므로 어떠한 규격도 만족시킬수 있는 효과가 있다.
즉〈시뮬레이션 1〉에서와 같이 트랜지스터(Q1)의 컬렉터렉터를 “31”로, 베이스를 “1로, 에미터를 “2”로 노드번호를 주며 이와같은 방법으로 트랜지스터(Q2)의 컬렉터를 “5”로, 베이스를“4”로, 에미터를 “3”으로 노드 번호를 주는 방식으로 각 트랜지스터(Q3~Q18)의 컬렉터, 베이스, 에미터에 노드번호를 준다.
이때 “0”은 접지(Ground)를 나타낸다. 따라서 노드번호“30”과 접지간에는 5[V]의 전압(Vcc)이 인가됨을 알수있고, 노드 “23”와 “22”사이에 연결된 저항(R18)의 값이 8.807[KΩ]임을 알수 있다.
또한, 각 시뮬레이션의 “SMALL SIGNAL BIAS SOULTION”에서는 각 노드에 걸리는 전압을 나타냈으며, “AC ANALYSIS”에서는 주파수(FREQ)의 증가에 따른 출력 전압(VO)의 변화, 즉 노드“14”의 전압인 “V(14)”의 변화를 나타낸다.

Claims (1)

  1. 입력(Vi)을 “+”단으로 인가받고 앰프(302)의 출력을 “-”단으로 인가받는 입력단 앰프(301)와, 저항(R4)과 콘텐서(C1)로 구성되고 상기 앰프(301)의 출력을 받아 앰프(300)의 “-”단과 앰프(302)의 한측 입력단으로 인가하는 로우 패스필터(303)와, 상기 로우 패스 필터(303)의 출력을 “-”단으로 인가받고 입력(Vi)을 “+”단으로 인가받아 출력(Vo)을 얻어내는 출력단 앰프(300)와, 상기 로우 패스필터(303)의 출력을 한측 입력단으로 인가받고 다른 한측 입력단으로 입력(Vi)을 인가받으며 입력단의 극성이 세트의 시스템 규격에 따라 변환되는 앰프(302)를 포함하여 구성된 것을 특징으로 하는 귀환형 엠파시스 회로.
KR2019890015410U 1989-10-23 1989-10-23 귀환영 엠파시스 회로 KR930003009Y1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR2019890015410U KR930003009Y1 (ko) 1989-10-23 1989-10-23 귀환영 엠파시스 회로
JP2260362A JP2809856B2 (ja) 1989-10-23 1990-09-28 帰還型エンファシス回路
US07/601,870 US5113144A (en) 1989-10-23 1990-10-22 Feed-back type emphasis circuit
DE4033670A DE4033670A1 (de) 1989-10-23 1990-10-23 Anhebeschaltung der rueckkopplungsart
NL9002309A NL192416C (nl) 1989-10-23 1990-10-23 Accentueerketen.
GB9022968A GB2239998B (en) 1989-10-23 1990-10-23 Feed-back type emphasis circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019890015410U KR930003009Y1 (ko) 1989-10-23 1989-10-23 귀환영 엠파시스 회로

Publications (2)

Publication Number Publication Date
KR910008129U KR910008129U (ko) 1991-05-31
KR930003009Y1 true KR930003009Y1 (ko) 1993-05-27

Family

ID=19291040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019890015410U KR930003009Y1 (ko) 1989-10-23 1989-10-23 귀환영 엠파시스 회로

Country Status (6)

Country Link
US (1) US5113144A (ko)
JP (1) JP2809856B2 (ko)
KR (1) KR930003009Y1 (ko)
DE (1) DE4033670A1 (ko)
GB (1) GB2239998B (ko)
NL (1) NL192416C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500384B1 (ko) * 2002-04-18 2005-07-14 오상묵 가스소각을 위한 연소장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084473A (en) * 1998-12-29 2000-07-04 Maxim Integrated Products, Inc. Multipoint controlled high dynamic range variable gain amplifier
JP2002305415A (ja) * 2001-04-05 2002-10-18 Mitsubishi Electric Corp 交流結合回路
US8041552B2 (en) * 2007-04-10 2011-10-18 Intergrated Device Technology, Inc. Behavioral modeling of high speed differential signals based on physical characteristics
US7812673B1 (en) * 2007-10-03 2010-10-12 Analog Devices, Inc. Amplifier having input/output cells with discrete gain steps

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4336501A (en) * 1978-09-26 1982-06-22 Nippon Columbia Kabushiki Kaisha Frequency characteristic adjusting circuit
JPS626722Y2 (ko) * 1978-11-16 1987-02-17
JPS5830212A (ja) * 1981-08-17 1983-02-22 Nippon Gakki Seizo Kk イコライザ回路
GB2172762A (en) * 1985-03-21 1986-09-24 Topexpress Ltd Improvements in electrical transfer filters

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500384B1 (ko) * 2002-04-18 2005-07-14 오상묵 가스소각을 위한 연소장치

Also Published As

Publication number Publication date
DE4033670C2 (ko) 1992-10-22
DE4033670A1 (de) 1991-04-25
NL9002309A (nl) 1991-05-16
GB9022968D0 (en) 1990-12-05
GB2239998B (en) 1994-04-20
JPH03142752A (ja) 1991-06-18
KR910008129U (ko) 1991-05-31
US5113144A (en) 1992-05-12
JP2809856B2 (ja) 1998-10-15
NL192416C (nl) 1997-07-04
NL192416B (nl) 1997-03-03
GB2239998A (en) 1991-07-17

Similar Documents

Publication Publication Date Title
US4039981A (en) Variable impedance circuit
US4445054A (en) Full-wave rectifying circuit
JPH0132566B2 (ko)
JPH0474882B2 (ko)
KR930003009Y1 (ko) 귀환영 엠파시스 회로
US4105945A (en) Active load circuits
US4342006A (en) Amplifier circuit for supplying load with output signal current proportional to input signal voltage
US4222012A (en) Amplifier device
US4101842A (en) Differential amplifier
EP0051362B1 (en) Electronic gain control circuit
US4187477A (en) Noise reduction system
CA1086385A (en) Audio frequency amplifiers
JPH0239881B2 (ko)
JPS59185007A (ja) フイ−ドバツク回路
JPS6258169B2 (ko)
JPH0238483Y2 (ko)
JPH0150990B2 (ko)
JP2700961B2 (ja) 信号波形処理装置
JPS6258189B2 (ko)
JPS6130329Y2 (ko)
JPH0364110A (ja) 利得制御回路
JPH02199907A (ja) 広帯域複合増幅器
JPH07183746A (ja) エンファシス・デエンファシス回路
JPS63146666A (ja) クリツプ回路
JPH09294052A (ja) アクティブフィルタ回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20030417

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee