KR930000728B1

KR930000728B1 - Pcm 데이타 전송을 위한 지연시간 보상 및 라인 드라이브장치

Info

Publication number: KR930000728B1
Application number: KR1019890017875A
Authority: KR
Inventors: 강재호
Original assignee: 현대전자산업 주식회사; 정몽헌
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1993-01-30
Also published as: KR910010933A

Abstract

내용 없음.

Description

PCM 데이타 전송을 위한 지연시간 보상 및 라인 드라이브장치

제1도는 본 발명에 따른 지연시간 보상 및 라인 드라이브 장치의 회로도.

제2도는 제1도의 동작 설명에 유용한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

U1A, U1B, U3A : D플립플롭 U4, U7 : 라인 드라이브

U6, U5 : 수신회로 U8 : 선택회로

U9 : 지연 보상 회로

본 발명은 데이타 전송을 위한 지연시간보상 및 라인 드라이브장치에 관한 것이다.

종래의 교환시스템에서는 2M급의 속도를 갖는 PCM 데이타 전송만이 가능하였다.

그래서 8M속도의 전송을 실현하기 위해서는 라인지연과 드라이브 지연을 포함한 시간이 122nsec 이하여야 하는데, 이 시간내에서는 라인 길이가 2m를 넘지 못하기 때문에 실현이 불가능하다는 문제점이 있었다.

본 발명의 목적은 라인상에서 클럭과 데이타의 지연을 동일하게 유지시키며 최종단에서는 클럭 단위로 보상을 실현함으로써 PCM 데이타 전송 속도를 2.048Mbps에서 8.192Mbps까지 높이기 위한 지연시간 보상 및 라인 드라이브 장치를 제공하는데 있다.

이하 첨부된 도면을 참조하여 본 발명의 상세히 설명하기로 한다.

제1도는 본 발명의 구성도로서, U1A, U1B, U3A는 D플립플롭, U4, U7은 라인 드라이버를, U5, U6는 수신회로를, U8은 선택회로를, U9는 지연보상회로를, R1 내지 R4는 저항을, C1, C2는 콘덴서를, N1, N2는 인터버를 각각 나타낸다.

제1도에 도시된 바와 같이, 본 발명에 따른 PCM 데이타 전송을 위한 지연시간 보상 및 라인 드라이브 장치는, 출력 반전 라인에 연결되어 메인 시스템 내부에서의 데이타와 클럭간의 지연을 보상하기 위한 제1D플립플롭(U1A)과, 상기 제1D플립플롭 (U1A)과 프레임 동기 입력 라인에 연결되어, 데이타(D), 프레임 동기신호(FS), 클럭(CK)을 드라이브시켜 동축 케이블(C)을 통해 전송하기 위한 제1라인 드라이버 (U4)와, 상기 동축 케이블(C)을 통해 전송된 신호를 수신하고, 그 신호중 프레임 동기신호(FS)를 기준으로하여 프레임이 시작되고 클럭(CK)에 의해 데이타를 추출해내기 위한 제1수신회로(U6)와, 상기 제1수신회로(U6)와, 상기 제1수신회로(U6)의 클럭 (CK)단자에 인터버(N2)를 통해 연결되고 데이타 입력라인에 연결되어, 내부지연을 보상하기 위한 지연 보상 회로(U9)와, 상기 지연 보상회로(U9)와 CPU에 연결되어, CPU로부터의 제어신호에 의해 소정의 지연 시간을 선택하기 위한 선택회로(U8)와, 상기 선택회로(U8)와 상기 제1수신회로(U6)에 연결되어, 클럭 단위의 지연을 발생시키고 프레임 단위로 보상된 데이타를 리턴 클럭(RCK)와 함께 동축 케이블을 통해 메인 시스템으로 송신하기 위한 제2라인 드라이버(U7)와, 상기 제2라인 드라이버(U7)로부터의 출력을 수신하기 위한 제2수신회로(U5)와, 상기 제2수신회로(U5)로부터의 데이타를 래치하기 위한 제2D플립플롭(U1B)와, 상기 제2D플립플롭(U1B)에 래치된 데이타를 메인시스템의 내부 클럭에 의해 데이타를 추출하기 위한 제3D플립플롭(U3B)을 포함하고 있다.

메인 시스템에서 로컬 시스템으로 PCM데이타(제2도의 TxPCM)를 전송할 경우에는 우선 제1D플립플롭(U1A)을 이용하여 메인시스템 내부에서의 데이타와 클럭간의 지연(61nsec)을 보상하고 제1라인 드라이버(U4)를 이용하여 데이타(D), 프레임 동기 신호(FS), 클럭(CK)을 드라이브시키며, 동축케이블(C)을 통해 전송시킨다. 이때 동축 케이블상에서의 전송지연은 약 6nsec/m이다.

다음 로컬 시스템에서 제1수신회로(U6)를 이용하여 동축 케이블(C)을 통해 전송된 신호들을 받아들이고 (약 20nsec지연), 로컬 시스템에 도착한 프레임 동기 신호(FS)를 기준으로 프레임이 시작되고 클럭(CK)에 의해 데이타를 추출해 낸다.

이때 각 신호(D, FS, CK)간의 지연 차이는 시험 결과 10nsec이내이므로 클럭 (CK)에 의해 동기될때 무시되어 진다.

다음에, 로컬 시스템에서 메인 시스템으로 PCM데이타(제2도의 RxPCM)를 전송할 경우에는 송신될 데이타를 지연보상회로(U9)를 통하여 내부 지연(6nsec)를 보상하고 클럭단위의 지연(nx122nsec)을발생시킨다.

프레임 단위로 보상된 데이타를 리턴 클럭(RCK)과 함께 시스템에 송신하다. 다음 메인 시스템에서는 도착한 데이타를 리턴 클럭(RCK)에 의해 제2D플립플롭(U1B)에 래치시킨다. 다음에, 제2D플립폴롭(U1B)에 래치된 데이타를 메인시스템 내부 클럭에 의해 추출해 낸다,

여기서, 라인 지연이 0일때 2CK(244ns)-9ns지연이 발생하여 메인 시스템에서는 3CK지연이 된다.

이때 정해진 지연은 4CK이므로 1CK의 지연을 선택한다.

즉,

여기서 2CK-9 : 기본지연

l : 메인과 로컬 간의 길이×2(m)

발생지연 : 정수(소수점이하 무시)

보상지연=정해진 지연-발생지연으로 되며 보상지연은 CPU나 딥(Dip) 스위치에 의해 선택회로(U8)의 입력을 선택함으로써 실현시킬 수 있다.

본 발명은 상기와 같이 구성되어 전송라인 상에서 클럭과 데이타의 지연을 동일하게 유지시키면서 최종단에서 클럭 단위로 보상을 하여 8.192Mbps PCM 데이타의 전송을 실현시킬 수 있다.

Claims

PCM 데이타 전송을 위한 지연시간 보상 및 라인 드라이브장치에 있어서, 클럭 반전 라인에 연결되어 메인 시스템내부에서의 데이타와 클럭간의 지연을 보상하기 위한 제1D플립플롭(U1A)과, 상기 제1D플립플롭(U1A)과 프레임 동기 입력 라인에 연결되어, 데이타(D), 프레임 동기 신호(FS), 클럭(CK)을 드라이브시켜 동축 케이블(C)을 통해 전송하기 위한 제1라인 드라이버(U4)와, 상기 동축키블(C)을 통해 전송된 신호를 수신하고, 그 신호중 프레임 동기 신호(FS)를 기준으로하여 프레임이 시작되고 클럭 (CK)에 의해 데이타를 추출해내기 위한 제1수신회로(U6)와, 상기 제1수신회로(U6)의 클럭(CK)단자에 인버터(N2)를 통해 연결되고 데이타 입력 라인에 연결되어, 내부지연을 보상하기 위한 지연 보상 회로(U9)와, 상기 지연 보상회로(U9)와 CPU에 연결되어, CPU로부터의 제어신호에 의해 소정의 지연시간을 선택하기 위한 선택회로(U8)와, 상기 선택회로(U8)와 상기 제1수신회로(U6)에 연결되어, 클럭 단위의 지연을 발생시키고 프레임 단위로 보상된 데이타를 리턴 클럭(RCK)와 함께 동축 케이블을 통해 메인 시스템으로 송신하기 위한 제2라인 드라이버(U7)와, 상기 제2라인 드라이버(U7)로부터의 출력을 수신하기 위한 제2수신회로(U5)와, 상기 제2수신회로(U5)로부터의 데이타를 래치하기 위한 제2D플립플롭(U1B)와, 상기 제2D플립플롭(U1B)에 래치된 데이타를 시스템의 내부 클럭에 의해 데이타를 추출하기 위한 제3D플립플롭(U3A)을 구비하는 것을 특징으로 하는 지연 시간 보상 및 라인 드라이브 장치.