KR920007748Y1

KR920007748Y1 - Fsk 데이타 수신기

Info

Publication number: KR920007748Y1
Application number: KR2019900006850U
Authority: KR
Inventors: 최우성
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1990-05-21
Filing date: 1990-05-21
Publication date: 1992-10-17
Also published as: KR910021202U

Abstract

내용 없음.

Description

FSK 데이타 수신기

제1도는 종래의 회로도.

제2도는 본 고안에 따른 회로도.

제3-4도는 제2도의 각부 동작파형도.

*도면의 주요부분에 대한 부호의 설명

10 : 신호입력부 20 : 초기조건 설정부

30 : 클럭제어부 50 : FSK데이타 판별부

60 : 카운터

본 고안은 FSK(frequency shift keying; 이하 FSK라 함)데이타 수신기에 관한 것으로, 특히 구형파로 정형된 FSK데이타를 받아 데이타의 주기를 검출하여 디지탈 신호를 출력하는 FSK데이타 수신기에 관한 것이다.

일반적으로 FSK는 각각 주파수가 다른 두개의 신호를, 송출하고자 하는 데이타가 "하이" 또는 "로우"상태에 따라 각기 다른 신호를 내보냄으로서 소정의 데이타를 전송하는 통신 방식이다.

종래의 FSK데이타 수신기는 제1도에서 보는 바와 같이 입력단(P1)을 통해 입력된 FSK신호는 저주파 대역 소거필터(1) 및 고주파 대역통과필터(2)와, 고주파 대역소거 필터(4) 및 저주파 대역통과필터(5)를 통해 필터링하여 각각 다른 주파수를 출력한다. 상기 고주파 대역통과필터(2)와 상기 주주파 대역통과필터(2)와 상기 주주파 대역통과필터(5)에서 출력된 신호는 제1-2앤벨로프 검출부(3, 6)에 입력되어 서로 다른 앤벨로프 신호를 검출하여 출력한다.

상기 앤벨로프 검출부(3, 6)의 출력신호를 입력하는 데이타 검출부(7)는 상기 두 앤벨로프 신호를 조합하여 디지탈 신호를 출력한다.

상기 제1도와 같은 종래의 FSK데이타 수신기는 여러개의 필터를 사용하여 앤벨로프 신호를 검출하게 되므로 시스템의 구성이 복잡해지는 문제점이 있었다.

따라서 본 고안의 목적은 FSK신호를 받아 데이타의 주기를 검출하여 디지탈 신호를 용이하게 출력하도록하여 시스템을 간소화 할수 있는 FSK데이타 수신기를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여상세히 설명한다.

제2도는 본 고안에 따른 회로도로서, FSK데이타를 입력하여 클럭에 동기를 맞추기 위한 신호입력부(10)와, 상기 신호입력부(10)의 출력신호를 입력하여 클럭신호에 의해 초기 조건을 설정하기 위한 초기조건 설정부(20)와, 클럭신호를 제어하기 위한 클럭제어부(30)와, 상기 클럭제어부(30)의 클럭제어 신호를 입력하여 카운팅 출력하는 카운터(40)와, 상기 카운터(40)의 카운팅 출력값에 의해 FSK데이타 주기를 판별하여 디지탈 데이타를 출력하는 FSK데이타 판별부(50)로 구성된다. 상기 구성중 초기조건 설정부(20)는 펄스생부(21)와 오아게이트(OR1)로 구성되고 클럭제어부(30)는 플립플롭(FF2)과, 논리게이트(AN1)로 구성되며, FSK데이타 판별부(50)는 논리게이트(AN2, AN3)와 플리플롭(FF3-FF5)으로 구성된다.

제3도는 제2도의 각부 동작파형도로서, 상기 구성에 의거 본 고안의 실시예를 제2-3도를 참조하여 상세히 설명한다.

먼저 시스템에 전원이 공급되면 입력단(P4)에 제2도(3a)와 같은 리세트 신호가 인가되어 플립플롭(FF1-FF4)과 카운터(40)가 리세트 된다. 이때 상기 플립플롭(FF5)은 세트가 되어 출력단(Q)으로 하이신호를 출력하게 된다. 이와 같은 상태에서 입력단(P2)을 통해 제2도(3b)와 같은 데이타가 데이타단(D)으로 입력되고 입력단(P3)을 통해 제3도(3c)와 같은 클럭신호가 클럭단(CLK)으로 인가되면 플립플롭(FF1)은 출력단(Q)으로 제3도(3d)와 같은 신호를 출력하게 된다. 상기 플립플롭(FF1)의 출력단(Q)으로 출력된 신호가 입력단(IN)으로 입력되고 클럭단(CLK)으로 클럭신호가 인가되는 펄스발생부(21)는 제3도(3e)와 같은 펄스를 발생하여 출력하게 된다.

상기 펄스발생부(21)의 출력신호는 플립플롭(FF2)을 세트시키는 동시에 오아게이트(OR1)을 통해 카운터(40)와 플립플롭(FF3-FF4)를 다시 리세트시킨다. 이로인해 상기 플립플롭(FF2)은 출력단(Q)으로 제3도(3F)와 같은 신호를 출력하게 된다. 상기 플립플롭(FF2)의 출력신호는 논게이트(AN1)의 한입력으로 입력되고 입력단(P3)을 통해 입력되는 클럭신호가 다른 입력으로 입력되는 논리게이트(AN1)는 제3도(3G)와 같은 신호를 출력하게 된다.

상기 논리게이트(AN1)의 출력신호를 클럭단(CLK)으로 입력하는 카운터(40)는 카운팅하여 출력단(Q1-Q5)으로 제3도(3i)와 같은 신호를 출력하게 된다.

이때 상기 카운터(40)가 출력단(Q1-Q5)으로 10011이 출력되면 논리게이트(AN2)는 제3도와(3i)와 같은 신호를 출력하게 된다.

상기 논리게이트(AN2)의 출력신호를 클럭단(CLK)으로 입력하는 플립플롭(FF3)은 출력단(Q)으로 제3도(3k)와 같은 신호를 출력하게 된다.

또한 상기 카운터(40)가 출력단(Q1-Q5)으로 11100이 출력되면 논리게이트(AN3)는 제도(3j)와 같은 신호를 출력하게 된다.

상기 논리게이트(AN3)의 출력신호를 클럭단(CLK)으로 입력하는 플립플롭(FF4)은 출력단(Q)으로 제3도(3l)과 같은 신호를 출력하게 되고 부출력단으로 제3도(3m)과 같은 신호를 출력하게 된다.

상기 플립플롭(FF4)의 출력단(Q)으로 출력된 신호는 플립플롭(FF2)의 클럭단(CLK)으로 인가되어 상기 플립플롭(FF2)의 출력단(Q)이 로우 신호를 출력하면 클럭신호가 인가되지 않으므로 상기 카운터(40)는 카운팅을 중단하게 되어 11100상태를 유지하게 된다.

이때 상기 플립플롭(FF1)의 출력단(Q)으로 출력된 신호가 클럭단(CLK)으로 인가되고 상기 플립플롭(FF3-FF4)의 출력단(Q,)으로 출력된 신호를 입력하는 플립플롭(FF5)은 제3도(3m)와 같은 신호를 출력하게 된다. 또한 이때 입력단(P2)을 통해 로우에서 하이로 천이되는 신호가 입력되면 전술한 제3도 a점의 동작이 다시 일어나 플립플롭(FF1)의 출력단(Q)으로 하이신호를 출력하게 된다. 상기 플립플롭(FF1)의 출력단(Q)의 신호는 펄스발생부(21)와 플립플롭(FF5)의 클럭단(CLK)으로 인가된다. 상기 플립플롭(FF1)의 출력신호를 클럭단(CLK)으로 입력하는 플립플롭(FF5)은 이전의 상태 즉 입력단(J)이 로우이고 입력단(K)가 하이인 상태이므로 상기 플립플롭(FF5)의 출력단(Q)신호는 로우상태로 천이된다.

한편 상기 플립플롭(FF1)의 출력신호를 입력하는 펄스발생부(21)는 포지티브 펄스를 출력하여 플립플롭(FF2)을 세트시키고 플립플롭(FF3-FF4)과 카운터(40)을 리세트시키게 되어 전술한 동작과 동일하다. 이상의 설명은 플립플롭(FF5)의 출력이 하이에서 로우가 되는 경우 즉 낮은 주파수의 신호가 입력되는 경우에 대한 동작설명이며 클럭주파수는 입력단(P2)으로 입력되는 신호의 두가지 주파수중 낮은 주파수를 가지는 주파수보다 32배 높은 상태에 대한 것이다.

다음은 플립플롭(FF5)의 출력이 로우에서 하이로 되는 경우 즉 입력단(P2)으로 높은 주파수의 신호가 입력되는 경우에 대한 동작을 설명하면 하기와 같다.

제4도(4a)와 같은 데이타가 데이타단(D)으로 입력되고 입력단(P3)을 통해 제4도(4b)와 같은 클럭신호가 클럭단(CLK)으로 인가되면 플립플롭(FF1)은 출력단(Q)으로 제4도(4c)와 같은 신호를 출력하게 된다. 상기 플립플롭(FF1)의 출력단(Q)으로 출력된 신호가 입력단(IN)으로 입력되고 크럭단(CLK)으로 클럭신호가 인가되는 펄스발생부(21)는 제4도(3d)와 같은 펄스를 발생하여 출력하게 된다.

상기 펄스발생부(21)의 출력신호는 플립플롭(FF2)을 세트시키는 동시에 오아게이트(OR1)을 통해 카운터(40)와 플립플롭(FF3-FF4)을 다시 리세트시킨다. 이로인해 상기 플립플롭(FF2)은 출력단(Q)으로 제4도(4e)와 같은 신호를 출력하게 된다. 상기 플립플롭(FF2)의 출력신호는 논리게이트(AN1)의 한입력으로 입력되고 입력단(P3)을 통해 입력되는 클럭신호가 다른 입력으로 입력되는 논리게이트(AN1)는 제4도(4f)와 같은 신호를 출력하게 된다.

상기 논리게이트(AN1)의 출력신호를 클럭단(CLK)으로 입력하는 카운터(40)는 카운팅하여 출력단(Q1-Q5)으로 제4도(4g)와 같은 신호를 출력하게 된다.

상기 카운터(40)의 출력이 10011 및 11100이 되기 이전에는 플립플롭(FF3-FF4)이 리세트 상태가 되어있으므로 플립플롭(FF5)의 입력(J)은 하이이고 입력(K)은 로우상태가 된다. 이때 입력단(P2)을 통해 입력된는 데이타가 로우에서 하이로 천이되면 플립플롭(FF1-FF4)과 카운터(40)가 초기화되어 상기 플립플롭(FF1)의 출력신호가 클럭단(CLK)으로 인가되는 플립플롭(FF5)은 하이신호를 출력하게 된다.

즉 상기 플립플롭(FF5)의 출력이 로우에서 하이로 되는 경우 카운터(40)의 출력값이 10011이 되기 이전에 다시 입력단(P2)을 통해 입력되는 신호가 로우에서 하이로 되는 경우는 제4도의 C점이다.

또한 상기 카운터(40)가 카운팅하여 출력단(Q1-Q5)으로 10011이 출력된면 논리게이트(AN2)는 제4도(4h)으로 입력하는 플립플롭(FF32)은 출력단(Q)으로 제4도(4j)와 같은 신호를 출력하게 된다.

이때 상기 카운터(40)의 출력값이 11100이 되기전에 입력단(P2)을 통해 입력되는 데이타가 다시 로우에서 하이로 인가되면 전술한 바와같이 플립플롭(FF5)을 제외한 플립플롭(FF1-FF5)과 카운터(40)가 초기화 되면서 상기 플립플롭(FF1)의 출력이 플립플롭(FF5)의 클럭으로 인가되어 현재 상태의 입력(J, K)가 모두 하이 상태이므로 토글되어 상기 플립플롭(FF5)의 출력은 하이에서 로우로 천이된다.

만약 상기 플립플롭(FF5)의 출력이 로우였다면 로우에서 하이로 천된다. 즉 상기 플립플롭(FF5)의 출력이 토글되는 경우는 카운터(40)의 출력값이 10011상태가 되고나서 11100상태가 되기전에 다시 입력단(P1)으로 입력되는 데이타가 로우에서 하이로 입력되는 경우이다.

여기서 상기 카운터(40)의 출력값을 10011로 한것은 높은 주파수 신호의 1.25주기 만큼의 값이고 11100은 1.75주기 만큼의 값이다.

따라서 미리 규정한 높은 주파수 신호(즉 주기가 10011보다 짧은 신호)가 입력되면 플립플롭(FF1)의 출력이 하이가 되고 낮은 주파수 신호(즉 제기가 11100보다 긴 신호)가 입력되면 플립플롭(FF1)의 출력이 로우가 되고, 높지도 낮지도 않은 주파수신호(즉 주기가 10011과 11100사이에 있는 신호)가 입력되면 현재 출력상태에서 반전이 되도록 하였다. 여기서 규정한 카운터(40)의 출력값은 클럭의 주파수에 따라 가변할 수 있다.

상술한 바와 같이 구형파로 정형된 FSK신호를 입력하여 신호의 주기를 검출하여 디지탈 데이타를 출력하도록 하여 회로를 간소화 할 수 있는 이점이 있다.

Claims

FSK데이타 수신기에 있어서, 상기 FSK 데이타를 입력하여 클럭에 동기를 맞추기 위한 신호입력부(10)와, 상기 신호입력부(10)의 출력신호를 입력하여 클럭신호에 의해 초기 조건을 설정하기 위한 초기조건 설정부(20)와, 클럭신호를 제어하기 위한 클럭제어부(30)와, 상기 클럭제어부(30)의 클럭제어 신호를 입력하여 카운팅 출력하는 카운터(40)와, 상기 카운터(40)의 카운팅 출력값에 의해 FSK데이타 주기를 판별하여 디지탈 데이타 출력하는 FSK데이타 판별부(50)으로 구성됨을 특징으로 하는 FSK 데이타 수신기.