KR920005233B1 - 데이타 처리 시스템의 시험 및 보수 방법과 장치 - Google Patents

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Description

데이타 처리 시스템의 시험 및 보수 방법과 장치

제1도는 본 발명에 따른 데이타나 처리 시스템과 관련 시험 및 보수장치에 대한 블록선도.

제2도는 데이타 처리 시스템 소자들과 관련 시험 및 보수장치 소자들에 대한 블록선도.

제3도는 본 발명에 따른 데이타 처리 시스템 캐비넷의 소자들에 대한 블록선도.

제4도는 본 발명에 따른 논리 보오드의 소자들에 대한 블록선도.

제5도는 시험 및 보수장치에 의해 사용된 구성요소 어셈블러의 소자들의 일부에 대한 블록선도.

제6도는 본 발명에 따른 캐비넷 선택 논리의 소자들에 대한 블록선도.

제7도는 시험 및 보수장치에 의해 사용된 보오드 선택 논리에 대한 블록선도.

제8도는 시험 빛 보수장치에 의해 사용된 구성요소 어셈블러 선택논리에 대한 블록선도.

제9도는 본 발명에 따른 구성요소 어셈블리의 실시예의 일부에 대한 블록선도.

제10도는 본 발명과 항꼐 사용할 수 있는 형태의"D" 레지스터에 대한 블록선도.

제11도는 본 발명과 함께 사용할 수 있는 형태의 4×5"D" 레지스터 파일에 대한 블록도

* 도면의 주요 부분에 대한 부호의 설명

21 : 레지스터 22 : 캐비넷 선택 해독논리

23 : 구동회로 31 : 레지스터

32 : 명령해독논리 33 : 데이타선택논리

35 : 제어 시프트 레지스더 37 : 데이타 선택논리

38 : 보조 시프트 레지스터 선택논리 39 : 보오드 해독논리

40 : 카운터 회로 41 : 제어 시프트 레지스터 버퍼

81 : 구성요소 어셈블리 해독논리 82 : 구성요소 클럭 인 에이블 논리

83 : 시험 출력신호 선택논리 84 : 논리 OR 게이트

85 : 논리 AND 게이트 91: J-K 레지스터

92,93 : 레지스터 파일 94 : 데이타 선택기 레지스터

95 : 다중 발생기 레지스터 96 : D 레지스터

101 : 보수 데이타 처러 시스템 102 : 시스템 보조 인터페이스 장치

103 : 데이타 처리 시스템 106 : 메모리 기억장치

107 : 데이타 처리장치 108 : 단말장치

110 : 내부 컴퓨터 제어기 111-115 : 데이타 선택 및 마스터부

116 : 해독 및 마스터 어드레스 래치논리

117 : 읽기 해독논리 118 : 데이타 선택 기

119:데이타 선택기 120 : 캐비넷 선택논리

130,131 : 데이타 처리 시스템 캐비넷 132 : 보오드 선택논리

133,134 : 논FL 보오드 136 : 구성요소 어셈블리 선택논리

137,138 : 구성요소 어셈블리 131-135 : 데이타선택논리

140 : 레지스터 선택논리 141,142 : 레지스터 파일.

본 발명은 일반적으로 데이타 처리 시스템에 관한 것으로, 특히 데이타 처리 시스텍 동작의 정확도를 보수 및 판정하기 위한 장치 및 방법에 관한 것이다. 본원의 장치에 있어서는 데이타 처리 시스템이 임의의선정된 상태로 초기 설정될 수 있고, 선택된 동작 순서가 실행될 수 있으며, 데이타 처리 시스템의 결과적인 상태가 판단될 수 있다. 관련 기술분야에 있어서 레지스터 셀들이 직렬 배열로 선택적으로 구성될 수 있는 데이타 처리 시스템의 레지스터 장치를 제공하는 것은 잘 알려져 있다. 레지스터 셀을 재구성 할 수 있음은 외부 신호에 의한 레지스터 장치의 시험을 가능케 한다. 예를들어, 레지스터 장치가 직렬 배열로 구성될때, 레지스터 셀들에 기억된 신호들은 추츨되어 분석될 수 있거나, 혹은 이와는 다르게 선정된 신호가 각셀에 들어갈 수 있으며, 레지스터 장치가 정상적인 데이타 처리 동작을 위한 레지스터로서 재구성될 때에는, 레지스터는 선정된 신호 구성으로씨 초기 설정될 것이다.

본 발명의 첫째 목적은 데이타 처리 시스템용의 개선된 시험 및 보수 장치를 제공하는 것이다. 본 발명의둘째 목적은 데이타 처리 시스템의 레지스터의 신호 내용을 식별할 수 있는 시험 및 보수장치를 제공하는것이다. 본 발명의 세째 목적은 데이타 처리 시스템의 각 레지스터 위치에 선정된 신호를 넣을 수 있는 시험 및 보수장치를 제공하는 것이다. 본 발명의 네째 목적은 데이타 처리 시스템이 제어될 수 있도록 데이타처리 시스템의 클럭을 제어할 수 있는 시험 및 보수장치를 제공하는 것이다. 본 발명의 다섯째 목적은 데이타 처리 시스템의 레지스터에 선정된 신호를 넣고 데이타 처리 시스템으로 미리 설정된 동작을 수행하고 데이타 처러 시스템의 결과 신호를 분석할 수 있는 시험 밋 보수장치를 제공하는 것이다.

본 발명의 상기 및 다른 목적은 선정된 신호군을 인가할 수 있는 보수처리기, 보수처리기 신호에 응답하여 직렬 배열로 구성될 수 있는 데이타 처리 시스템내의 레지스터, 논리신호를 어드레스 지정하고 직렬 레지스터 배열로/로 부터 시프트(자리이동)시킬 수 있는 인터페이스회로 및 각 구성요소에 인가된 클럭신호를제어할 수 있는 보수처리기 신호에 응답하는 클럭신호 분배 시스템에 의하여 얻어진다. 이 장치는 레지스터셀들의 일부 또는 전부에 미리 설정된 논리 신호를 넣는데 사용될 수 있다. 클럭신호가 제어가능하기 때문에, 데이타 처리 장치는 미리 설정된 신호들에 대한 소정의 동작 및 동작순서(시퀀스)를 수행할 수 있다. 다음에 그러한 동작으로 부터 얻어진 레지스터의 내용은 데이타 처리 시스템에 의한 신호 처리의 정확도를 판정하기 위하여 레지스터로 부터 회수될 수 있다.

본 발명의 이러한 특징 및 다른 특징은 도면을 참조로 한 다음 설명으로 부터 명백해 질 것이다. 제1도를 참조하면, 보수 데이타 처리 시스템(101)이 시스템 보조 인터페이스 장치(102)와 신호를 교환한다. 이어서 그 보조 인터페이스 장치(102)는 데이타 처리 시스템(103)과 신호를 교환한다. 다음에 제2도를 보면,보수 데이타 처리 시스템(101)은 데이타 처리장치(107)에 결합된 대용량 메모리 기억장치(106)를 구비하고있다. 데이타 처리 장치(107)는 또한 원격설비, 단말장치(108) 및 시스템 보조 인더페이스 장치(102), 구체적으로 말하여 내부 컴퓨터 제어기(110)에 결합되어 있다. 시스템 보조 인터페이스 장치는 또한 내부 컴퓨터 제어기(110)에 결합된 캐비넷(cabinet) 선택논리(120)를 갖추고 있다. 데이타 처리 시스템(103)은 복수의 데이타 처리 시스템 캐비넷(130)내지 (131)로 분할되고 각 데이타 처리 시스템 캐비넷은 캐비넷 선택논리(120)에 결합된다. 제3도를 보면, 데이타 처리 시스템 캐비넷(130)내지 (131)은 각각 보오드 선택논리(132) 및 논리 보오드(133)내지 (134)를 갖추고 있다. 보오드 선택논리(132)는 시스템보조 인터페이스 장치(102)의 캐비넷 선택논리(120)에 결합된다. 제4도를 보면, 논리 보오드(133)내지 (134)는 구성요소 어셈블리 선택논리(136)를 구성되며, 그것은 보오드 선택논리(132) 및 복수의 구성요소 어셈블리(137)내지 (138)에 결합된다. 구성요소 어셈블리 선택논리(136)는 구성요소 어셈블리(137)내지 (138)에 결합된다. 제5도를보면, 복수의 파일(file)을 갖는 레지스터를 갖추고 있는 각 구성요소 어셈블리(137)내지 (138)은 각 레지스터 메모리 파일과·관련된 레지스터 선택논리(140) 및 복수의 관련된 레지스터 파일(141)내지 레지스터 파일 #n (142)로 구성된다. 레지스터 파일 선택논리(140)는 레지스터 파일 #1 (141). 레지스터 파일 #n(142) 및 구성요소 어셈블리 선택논리(136)에 결합된다.

다음 제6도를 보면, 캐비넷 선택논리(120)는 캐비넷 선택 해독장치(22), 구동회로(23) 및 레지스터(21)로 구성된다. 캐비넷 선택 해독장치(22)는 내부 컴퓨터 제어기(110)로 부터 캐비넷 선택 신호를 수신한다. 캐비뎃 선택 해독장치(22)의 출력은 구동회로(23)에 결합된다. 레지스터(21)는 내부 컴퓨터 제어기(110)로부터 클럭신호, 명령신호 및 시험 입력신호를 수신한다. 레지스터(21)는 또한 시험 출력신호를 내부 컴퓨터제어기에 공급한다. 레지스터(21)는 명령신호 및 시험 입력신호를 구동회로(23)에 공급하고 레지스터(21)는 데이타 처리 시스템 캐비넷(130)내지 (131)로 부터 시험 출력신호를 수신한다. 구동회로(23)는 명령 및 시험 입력신호를 데이타 처리 시스템 캐비넷(130)내지 (131)로 공급한다.

다음 제7도를 보면, 보오드 선택논리(132)에 대한 블록선도가 상세히 도시되어 있다. 보오드 선택논리(132)는 레지스터(31), 명령 해독논리 희로(32), 데이타 선택논리(33), 제어시프트 레지스더(35), 클럭제어부(36), 네이타 선택논리(37), 보조 시프트 레지스터 선택논리(38), 보오드 해독논리(39), 카운터 회로(40)및 재어 시프트 레지스터 버퍼(41)로 구성된다. 레지스터(31)는 캐비넷 선택논리(120)로 부터 명령신호, 클럭신호 및 시험 입력신호를 수신하여 시험 출력신호를 캐비넷 선택논리(120)에 공급한다. 시험 입력신호는보조 시프트 레지스터에 기억하기 위한 신호를 포함하고 있다. 마찬가지로, 시험 출력신호는 보조 시프트레지스터 출력과 경보장치를 위한 신호를 포함하고 있다. 이들 전기 결합 소자에 의해 전달된 특징 신호군은 데이타 처리장치(107)에 의해 제어된다. 레지스터(31)는 명령신호를 명령 해독논리(32)로 인가하고, 이어서 명령 해독논리(32)는 신호들을 제어 시프트 레지스터(35), 클럭제어부(36), 데이타 선택논리(33), 논리 AND 게이트(42)의 입력단자 및 보조 시프트 레지스터 선택논리(38)에 인가한다. 레지스터(31)는 시험입력신호를 시프트 레지스터(35) 및 논리보오드(133)내지 (134)에 인가하고, 또한 레지스터(31)는 데이타선택논리(33)로 부터 시험 출력신호를 수신한다. 데이타 선택논리(33)는 제어 시프트 레지스터(35)의 경보신호 위치(즉, 최상의 비트) 빛 데이타 선택논리(37)로 부터 신호를 수신한다. 제어 시프트 레지스터(35)는레지스터의 보오드 선택부로 부터 나온 신호를 보오드 해독논리(39), 보조 시프트 레지스터 선택부(38) 및 데이타 선택논리(37)로 인가한다.

제어 시프트 레지스터(35)는 레지스터(35)의 레지스터 파일 선택부 및 레지스터(35)의 제어 인 에이블(enable)부로 부터 나온 신호를 카운터(40)로 인가한다. 제어 시프트 레지스터(35)의 클럭 인 에이블부, 레지스터(35)의 구성요소 어셈블리 인 에이불부, 레지스터(35)의 시험 리세트 신호부, 레지스더(35)의 시험시프트 신호부 및 레지스터(35)의 중단 인 에이블부로 부터 나온 신호들은 시프트 제어 레지스터 버퍼(41)에 인가된다. 클럭제어 논리(36)는 시스템 클럭신호를 수신하고, 명령 해독논리(32)로 부터 클럭제어 신호를 수신하고, 제어 시프트 레지스터 버퍼(41)로 부터 신호를 수신하고, 또 캐비넷 논리로 부터 중단 조건신호를 수신한다. 클럭 제어 논리(36)는 클럭신호를 논리 보오드에 인가 한다. 데이타 선택논리(37)는 논리보오드로 부터 시험출력 신호를 수신한다. 보오드 해독논리(39)는 보오드 선택신호를 논리 보오드에 인가한다. 카운터(40)는 레지스터 파일 선택신호를 논리 보오드에 인가하는 반면 제어 시프트 레지스터 버퍼(41)는 구성요소 어셈블리 인 에이블 신호, 시험 리세트 신호 및 시험 시프트 신호를 논리 보오드에 인가한다. 제어 시프트 레지스터의 구성요소 어셈블리 선택부는 구성요소 어셈블리 선택신호를 논리 보오드에 인가한다. 각 구성요소 어셈블리로 부터 나온 시험 출력신호들은 또한 제어 시프트 레지스터(35)의 관련 경보 비트 위치에 인가되고 모든 신호들은 제어 시프트 레지스터의 경보(최상의 비트)위치에 인가된다. 제어 시프트 레지스터(35)는 키이 코드의 기능을 담당하는 복수의 레지스터 위치를 갖추고 있다. 이 레지스터부는 논리 AND 게이트(42)의 제2 입력단자에 결합된다. 논리 AND 게이트(42)의 출력단자는 카운터(40), 보조시프트 레지스터 및 제어 시프트 레지스터 버퍼(41)에 인가된다.

제8도를 보면, 구성요소 어셈블리 선택논리(136)는 도시되어 있다. 시험 리세트 신호, 시험 시프트 신호, 레지스터 과일 선택신호, 보조 시프트 레지스터 전달신호 및 시프트 보조 시프트 레지스터 신호가 보오드 선택논리(132)로 부터 구성요소 어셈블리에 인가된다. 구성요소 어셈블리 해독논리(81)는 구성요소 어셈블리 인 에이블 신호, 보오드 선택신호 및 구성요소 어셈블리 선택 신호를 수신한다. 구성요소 어셈블리 클럭 논리(8l)는 신호들을 구성요소 클럭 인 에이블 논리(82)에 인가한다. 구성요소 어셈블리 클럭 인 에이블논리(82)는 또한 클럭 제어신호를 수신하고, 이 논리는 신호들을 구성요소 어셈블리 클럭장치로 인가한다. 시험 출력신호 선택논리(83)는 구성요소 어셈블리 선택신호, 시험 출력신호 및 구성요소 어셈블리 인 에이블 신호를 수신하여 신호들을 논리 OR 게이트(84)에 인가한다. 논리 OR 게이트(84)는 논리 AND 게이트(85) 및 시험 출력신호 선택논리(132)로 부터 신호들을 수신하여 시험 출력신호를 보오드 선택논리(132)에인가한다. 논리 AND 게이트(85)는 구성요소 어셈블리로 부터 반전된 구성요소 어셈블리 인 에이블 논리신호 및 보조 시프드 레지스터 출력신호를 수신한다.

다음에 제9도를 보면, 구성요소 어셈블리에 쓰인 레지스터의 부분적인 구성에 대한 블록선도가 예시되어있다. 구성요소 어셈블리는 J--K 레지스터(91),16×n 레지스터 파일(92), 4×n 레지스터 파일(93), D 레지스터(96), 다중 발생기 레지스터(95)및 데이타 선택기 레지스터(94)로 구성된다. 각 레지스터에는 시험리세트 신호, 시험 시프트 신호 및 클럭신호가 인가된다. 복수의 레지스터 파일을 갖추고 있는 레지스터 요소들에 대해서는, 역시 레지스터 파일 신택신호가 인가된다. 그 레지스터들은 순차적으로 배열되어서 시험입력신호가 임의로 지정된 첫번째 레지스터(즉, 제9도의 J-K 레지스터(91))에 인가되고 시험 출력신호는구성요소 어셈블리의 마지막 레지스터 (즉, 데이타 선택기 레지스더(94)로 부터 수신되도록 한다.)모든 다른 레지스터 및 레지스터 요소들은 구성요소에 순차적으로 결합된다. 명백히 알 수 있듯이, 그 레지스터에대한 시험 접속 만이 도시되어 있다. 데이타 처리 시스템의 정상 동작을 위한 접속부와 레지스터 셀들 사이의 복수의 요소들은 도시되어 있지 않다.

제10도를 보면, 통상의 D 레지스터가 본 발명에 따라 도시되어 있다. 이 D 레지스터는 레지스터 요소(101)내지 (105) 및 클럭 발생기 논리(106)로 구성된다. 각 레지스터 요소는 데이타 선택부, 데이타 선택부에 결합된 마스터부 및 마스터부에 결합된 슬레이브부를 포함하고 있다. 각 데이타 선택부는 세개의 입력단자, 즉 논리"0"신호단자, "D"데이타 단자 및 시험 단자를 가지고 있다. 데이타 선택기는 레지스터 요소의데이타 선택부에 인가된 시험 리세트 및 시험 시므트 신호에 근거하는 하나의 신호 입력모우드를 선택한다. 각 레지스터요소의 슬레이브부는 신호 출력단자 밋 반전신호 출력단자를 갖는다. 그 반전 신호 출력단자는 연속적인 레지스터 소자의 데이타 선택기의 시험 단자에 결합된다. 마지막 레지스터 요소의 시험 단자에 결합된다. 마지막 레지스터 요소의 인버터 출력 신호단자는 시험 출력신호를 공급하는 반면, 첫번째 레지스터요소의 시험 입력단자는 시험 입력신호를 수신한다. 클럭 인 에이블 논리(106)는 시험 리세트 신호, 시험세트 신호, 클럭신호 및 클럭 인 에이블 신호를 수신한다, 클럭 인 에이블 논리는 레지스터 요소의 모든 마스터부에 결합된 제1단자와 레지스터 요소의 모든 슬레이브 부에 졀합된 제2 단자를 갖는다

제11도를 보면, 본 발명에 따른 통상의 4×5 D 입력 레지스더 파일이 도시되어 있다 그 레지스터는 5개의 요소군, 클럭발생기, 쓰기 해독 및 마스터 어드레스 래치논리(116), 데이타 선택기118), 읽기 해독논리(117) 및 데이타 선택기(119)를 갖추고 있다. 각 레지스터 요소군은 데이타 선택부 및 마스터 부(111-115), 4개의 위치를 갖는 슬레이브부(121-125) 및 데이타 선택부(131-135)를 갖추고 있다. 레지스터 요소의 데이타 선택부(111-115)는 시험 신호용, "0"신호용, 데이타 즉"D""D신호용 입력단자를 가지고 있다. 그 데이타 선택부는 레지스터의 마스터부에 결합된다. 레지스터 마스터부(111-115)는 각각 4위치 슬레이브부(121-125)에 결합된다. 4위치 슬레이브부(121-125)는 각각 데이타 선택부(131-135)에 결합된다. 각 데이타 선택부는 두개의 출력단자, 신호 출력단자 및 반전신호 출력단자를 갖는다. 각 레지스터 요소의 반전 신호 출력단자는 데이타 선택입력 단자의 연속적인 시험 입력신호 단자에 결합된다. 즉, 데이타 선택부(131)의 반전논리 신호 위치는 데이타 선택부(112)의 데이타 입력단자에 결합된다. 레지스터부(111)의 시험 신호단자는 시험 입력신호에 결합되는 반면, 데이타 선택기(135)의 반전논리 신호 출력단자는 시험 출력신호를 공급한다. 시험 리세트 신호 및 시험 시프트 신호는 입력데이타 선택 레지스터부(111-2115), 클럭발생기, 쓰기 어드레스 해독부, 마스터 어드레스 래치논리(116), 데이타 선택논리(118) 및 데이타 선택논리(119)에 인가된다 데이타 선택논리(1l8)는 또한 레지스터 파일선택 신호 및 쓰기 어드레스 신호를 수신한다. 데이타 선택부(119)는 또한 레지스터 파일 선택신호 및 읽기 어드레스 신호를 수신하게 신호들을 읽기해독논리(117)에 인가한다. 읽기 해독논리는 신호들을 레지스터의 데이타(워어드) 선택논리부(131-135)에인가한다. 클럭발생기, 쓰기 어드레스 및 마스터 어드레스 래치논리(116)는 또한 클럭신호. 클럭 인 에이블신호, 데이타 선택논리(118)로 부터의 신호를 수신하여 신호들을 요소의 각 마스터 부(111-115)에 인가한다.

본 발명의 시험 및 보수 시스템은 구성요소의 4가지 분류를 포함하낟. 보수 구성요소는 적절한 기억장치 및 단말 장치와 더불어 시험 및 보수 시스템과 인터레이스 시켜서 데이타 처리 시스템의 동작중의 임의의 지점에서 시험 장치의 상태를 판단하기 위하여 데이타 처리 시스템의 상태를 초기 설정하는 프로그램을 제공하고 또한 특별한 시험 능력을 부여하는데 필요한 루우틴을 실행한다. 적합합 실시예에 있어서, 시스템의 이 부분은 또한 원격 제어부 및 데이타 처리 설비에 결합되어서, 보수 및 진단 공정이 데이타 처리 시스템으로 부터 원거리에서 수행될 수 있게 한다. 내부 컴퓨터 제어기는 보수 컴퓨터 및 데이타 처리 시스템의 시험 장치를 결합한다. 내부 컴퓨터 제어기는 데이타 변환을 용이하게 하기 위하여 프로그램 가능한 카운터뿐만 아니라 직렬화 및 비직렬화를 위한 레지스터를 내장하고 있다.

시스템 검사 장치는 내부 컴퓨터 제어기와 초기 설정되어 언로오드(unload)될 수 있는 어셈블리의 레지스터 혹은 레지스터 파일 사이의 장치로 구성된다. 시스템 시험 장치는 클럭신호의 분배로써 근접하게 집적된다. 본 발명의 시험 시스템은 시험 프로그램의 제어를 받아 중단되거나 시작 되고 타아겟(target) 구성요소로 제한될 수 있는 장치에 대한 클럭킹(clocking)을 이용한다. 시스템 시험 장치는 구성요소 어셈블리 레벨 아래로 어드레스 지정한 타아겟 클럭을 위해 제공한다, 그 장치의 네번째 군은 구성요소와 관련된 카스톰(custom)회로의 집합이다.

적합한 실시예의 레지스터는 구간 트러기형 마스터/슬레이브 레지스터로써 구성된다. 이 레지스터는 정상입력 데이타를 선택하고 레지스터를 시프팅(shifting)장치로서 구성하거나 논리"0"신로를 레지스터 위치에 둠으로써 레지스터를 리세트 시킬 수 있는 마스터 래치앞의 데이타 선택논리를 갖추고 있다. 그 내장된 데이타 선택기는 또한 개개의 레지스터, 즉 D 레지스터, J-K 레지스터, 다중 발생기 레지스터 등을 제공하는데 사용된다. 시험 중에 시프트된 데이타는 각 비트 사이에서 반전되고 경로 고장을 정확하게 지시하는리세트 논리와 함께 사용될 수 있다. 레지스터 파일에 대하여, 이 파일를은 구간 트리거형이고 데이타 및쓰기 어드레스 입력신호에 대한 마스터 래치를 내장하고 있으며 또한 슬레이브 레지스터 배열도 내장하고있다. 레지스터 파일은 또한 정상적인 데이타 입력신호 모우드, 즉 선택된 파일 또는 파일 위치 시퀀스를시프팅 장치로서 허가하는 모우드 및 레지스터 위치들에 논리"0"들을 넣기 위한 리세트를 제공하는 모우드를 선택하는 내장된 데이타 선택기를 구비하고 있다. 내장된 데이타 선택기는 또한 레지스터 파일 입력의 개별화에 사용된다. 시프트 구성은 각 비트사이의 반전을 위해 제공되며 시프트 경로의 고장을 식별하는데사용된다. 내장된 선택기는 또한 쓰기 어드레스 마스터 래치 앞과 읽기 어드레스 해독논리 장치 앞에 사용된다. 이 데이타 선택기들은 교번 시험 어드레스를 삽입 하는데 사용될 수 있는데, 이 시험 시프트 모우드또는 시험 리세트 모우드에서 특징 레지스터 어드레스에서의 신호가 논리"0"신호로 리세트 되거나 시프트경로로 삽입되게 한다.

본 발명의 시험 및 보수 시스템의 동작은 다음의 방식으로 이해될 수 있다. 그 시스템은 보조 시프트 레지스터 및 제어 시프트 레지스터(35)를 포함한 모든 레지스터 및 레지스터 파일을 로오드 및 언로오드 할수 있게 한다. 따라서, 임의의 초기 상태는 소정의 신호를 데이타 처리 시스템의 레지스터 및 레지스터 파일로 시프트 시킴으로써 데이타 처리 시스템의 그 장치상에 부여될 수 있기 때문에 정상 동작으로 진행한다. 이와 마찬가지로, 데이타 처리 시스템의 현재 상태는 레지스터 및 레지스터 파일로 부터의 상주 논리신호를 분석용 보수 컴퓨터로 시프트 시킴으로써 판단될 수 있다. 데이타가 시프트 되고 있는 동안, 각 논리 신호는 각 직렬 비트 위치사이에서 반전되므로, 레지스터 및 레지스티 파일의 동기 리세트와 관련하여사용될때 시프트 경로의 에러가 식별될 수 있다.

적합한 실시예의 시험 시스템은 어드레스 및 제어시프트 신호를 제어시프트 레지스터로 로오드 시킴으로써 표 1에 도시된 다음의 모우드를 실행할 수 있다.

[표 1]

시험 시스템의 동작 모우드

1. 러세트 타아겟 장치

2. 리세트 캐비넷 장치.

3. 타아겟 장치로의 클럭신호 인에이블

4. 캐비넷 장치로의 클럭신호 인에이블.

5. 타아겟 장치를 표시 또는 변경용 보수 데이타 처리시스템으로 시프트.

6. 경보가 검출될때까지 클럭신호를 캐비넷 장치로 인에이블(어드레스 또는 데이타의 에러 조건 또는 보수중단), 이 모우드는 보조 시프트 레지스터 로오드를 필요로 한다.

7. 경보 신호를 보수 데이타 처리시스템으로 전송.

적합한 실시예에 있어서, 구성요소 어셈블리는 복수의 요소를 갖는 마이크로팩(micropack)으로 구성된다. 각 보오드는 그와 관련된 다수의 마이크로팩을 가지며 시험신호 및 클럭신호 분배를 위하여 논리적 엔티티(entity : 실체)를 제공한다. 이와 마찬가지로, 복수의 보오드는 처리시스템의 각 캐비넷과 관련되고 시험신호 및 클럭신호의 분배를 위한 논리적 엔티티를 관련 보오드에 마련한다. 신호 분배의 다른 계층구조가본 발명의 범위에서 벗어나지 않고 가능하게 될것임을 명백할 것이다.

다시 제9도를 보면, 시험 및 보수장치용의 마이크로팩에 포함된 장치의 블록선도가 도시되어 있다. 정상적인 데이타 처리동작에 필요한 클럭신호 분배를 제외하고서는, 구성요소 어셈블리의 장치들에 인가되는 것으로 도시된 신호들은 시험 및 보수절차를 위해 활용되는 것들이다. 시험 시프트 신호는 레지스터 신호가 클럭신호에 의해 직렬방식으로 시프트되게 한다. 구성요소 어셈블리 인에이블 신호는 지정된 구성요소 어셈블리만이 클럭신호가 그것에 인가되게 하도륵 제공되어 있다. 제10도를 보면, 데이타 선택기의 시험 단말은 선행 슬레이브 소자의 반전 신호출력단자에 결합되고 시험 입력신호는 각 레지스터 배열을 통해서 직렬방식으로 클럭발생기 논리(106)에 의해 될 수 있으며 슬레이브(105) 반전 신호단자의 시험출력신호가 된다. 시험 리세트 신호는 시험 선택논리로 하여금 "0"단자를 작동시키게 함으로써, 레지스터를 초기 설정하기 위한(각 레지스터 위치에 논리 "0"를 두는것)기구를 제공한다.

상호 접속부의 량을 보존하고 어드레싱 창치를 최소화 하기 위해서, 복수의 레지스터, 전형적으로 구성요소 어셈블리내의 다수의 레지스터가 직렬로 결합된다. 따라서 모든 레지스터(91-96)는 직렬로 결합되지만, 신호들은 시험 및 보수 모우드에서만, 즉 시험 (시프트 신호, 구성요소 어셈블리 인에이블 신호 및 클럭신호를 인가함으로써 직렬경로를 따라 전달된다. 레지스터로 시프트된 신호가 데이타 처리시스템의 정상동작에서 사용하기에 유용하다는 것은 명백할 것이다.

적합한 실시예에 있어서, 다수의 레지스터는 사실상 각 레지스터 위치에서 복수의 셀들을 갗는 레지스터파일이다. 레지스터 파일 선택신호(제9도)는 시험 및 보수 모우드에서 어드레스 지정될 파일을 선택한다. 제11도를 참조하면, 레지스더 파일 선택신호는 데이타 선택논리(118)에 인가되고 시험 시프트 신호가 나타날때에는 클럭발생기, 쓰기해독, 마스터 어드레스 래치(116)에 인가되며 데이타 선택부(119)를 통해 읽기해독부(117)에 인가된다. 레지스터 파일 선택신호는 마스터로부더의 데이타가 4개의 슬레이브 셀중 지정된것에 인가되고 또 슬레이브 셀로부터가 클럭신호상의 데이타 선택논리(즉 131-135)에 인가되게 하는 기능을 행한다. 시험 시프트 신호는 데이타 선택부(111-115)의 시험 단자가 작동되게 하고 각 레지스터 위치의 출력데이타 선택논리(131-135)로부터의 결합 때문에 시험 입력신호가 선택된 슬레이브 셀에서 레지스터를 통해 시프트되게 할것이다. 이와 마찬가지로, 시험 리세트 신호는 레지스터 파일 선택신호에 의해 제어된다. 레지스터 파일 선택신호는 어드레스 지정된 특징 슬레이브 셀이 카운터(40)를 변경함으로써 각 클럭 사이클과 함께 변경될 수 있도록 처리될 수 있으므로, 이에 의해 레지스터의 파일들을 어드레싱 하는 편리한기구가 제공된다.

시험 입력신호는 캐비넷 선택부(120) 및 보오드 선택논리(132) 회로를 거쳐 구성요소에 분배된다. 제6도의 캐비넷 선택논리(120)를 살펴보면, 시험 입력신호는 구성요소 어셈블리의 선택된 직렬 레지스터 모우드에 대한 초기 조건을 제공할 수 있는 일련의 2진 신호로서 단일 신호 경로를 따라 인가된다. 캐비넷 선택신호(즉 어드레스 신호) 및 명령 신호는 복수의 신호 경로를 따라 인가될 수 있다. 캐비넷의 선택에 따라, 신호는 제7도에 도시한 것처럼 선택된 캐비넷의 보오드 선택논리에 전달된다. 시험 입력신호는 레지스터(31)를 거쳐 모든 구성요소 어셈블리에 인가되는 반면, 구성요소 어셈블리 선택신호는 시험 입력신호가 어느 구성요소 어셈블리로 들어갈 것인지 판단한다. 보오드 선택신호, 구성요소 선택신호 및 레지스터 파일 선택신호는 모우드 제어와 더불어 시험 입력신호 및 다른 신호들에 포함된다. 시험 입력신호가 제어시프트 레지스터(35)로 시프트된 후 직렬 시험모우드에서 직렬시험 모우드에서 구성요소 어셈블리의 레지스터에 인가되는 시험 입력신호는 어드레스 및 제어신호를 포함한다. 시험 및 보수장치의 신뢰성을 높이기 위해서, 시험 시프트 레지스터(35)로 들어간 각 시험 입력신호군은 미리 선택된 위치에서 복수의 미리 선택된 논리신호를 포함한다.

만일 이 미리 선택된 코드가 제어시프트 레지스터에 나타나지 않으면, 데이타는 보조 시프트 레지스터, 카운더(40) 또는 제어 시프트 레지스터 버퍼(41)로 들어갈 수 없다. 이 메카니즘은 구성요소 어셈블러의 레지스터로 들어가는 신뢰성 없는 데이타의 량을 제한한다. 경보신호는 직렬 레지스터 시프팅이 일어나지않고 미리 선택된 조건의 존재를 지시하도록 시험 출력신호의 부분으로서 보수 데이타 처리장치(101)로 인가될때매 시험출력 신호 결합요소를 공유한다. 각 논리 보오드용의 제어시프트 레지스터(35)에는 하나의 셀이이용된다. 그 밖에, 임의의 경보셀의 작동은 제어시프트 레지스터의 최상위 위치를 임의의 보오드에 대한경보 빌의 식별에 따라 작동시킬 것이다(신호는 보수 데이타 처리장치(101)로 통과된다). 시프트 제어레지스터(35) 내용을 보수데이타 처리장치(101)로 시프트 시킴으로써, 경보신호를 내는 특정보오드가 식별될수 있다. 마찬가지로, 시험출력신호, 즉 직렬모우드에서 구성요소 어셈블리의 레지스터에 기억된 신호는 보수데이타 처리시스템(101)의 제어하에서 시험출력 신호 선택논리(83), 레지스터(31) 및 레지스터(21)를 통해 보수 데이타 처리시스템(101)으로 전달된다.

전원으로부터 전력을 분배하는 것과 유사한, 처리시스템 유틸리티(utility)로서 클럭 또는 타이밍 신호를 분배하는 것은 본 발명의 동작에 있어 중요하다. 클럭신호. 장치는 클럭신호의 분배가 보수데이타 처리시스템(101)에 의해 제어될 수 있도록 그것과 관련된 논리를 갖는다. 이에 의해 보수데이타 처리시스템은 개개의 구성요소에서 시험 입력신호 및 시험 출력신호의 시프팅을 제어할 수 있다. 아울러, 구성요소 어셈블리클럭신호가 제어될 수 있기 때문에, 구성요소 어셈블러의 실제 동작이 제어될 수 있다. 마찬가지로, 시험입력 신호는 데이타 처리시스템의 전반을 통한 분배를 수신한다. 그러나, 신호 지정 보오드 및 구성요소 어셈블리 만이 실제로 직렬 모우드에 시프트된 레지스터 신호를 가질 것이다.

제7도 및 8도를 보면, 보조 시프트 레지스터내에 신호전달용 장치가 표시되어 있다. 보조 시프트 레지스터는 상태 정보나 제어정보를 기억하는 일군의 레지스터 셀들이다. 상태 정보의 한 예로서, 레지스터 셀은패리티 에러의 검츨을 기억할 수 있다. 제어 정보의 한 예로는, 레지스터는 구성요소 어셈블리의 장치에 의해 검출될때 특별응답, 예컨대 브랜치 동작을 일으킬 수 있는 일련의 신호를 기억할 수 있다. 각 구성요소 어셈블리에 있어서, 데이타 처리시스템의 정상적인 동작 결합이외에도 이러한 형태의 레지스터들은 직렬방식으로 결합된디. 이러한 직렬레지스터에 있어서, 신호들은 보조 시프트 레지스터로/로부터 시프트될 수 있는 반면 구성요소 어셈블리는 정상동작에서 작용된다. 다른 방법으로 표현하자면, 보조 시프트 레지스터는 개개의 구성요소에 보수 컴퓨더와 정상적으로 관련되는 장치들의 기능을 제공한다. 즉, 구성요소의 상태, 특히 에러 조건정보가 추출되어 선택된 조건 정보가 구성요소 어셈블리에 들어갈 수 있다. 보조 시프트 신호들은 시험입력 및 시험출력 신호 접속부상에 전달된다, 그러나, 레지스터 셀들은 시프트 보조시프트 레지스터 신호가 인가될때에만 직렬경로 상에서 시프트된다. 보조 시프트 레지스터의 셀들은 데이타가 데이타처리시스템의 정상동작에 영향을 주지 않고 전달될 수 있도록 정상 구성요소 어셈블리 레지스터 셀들로부터 버퍼(완충기억)된다. 신호들은 보조 시프트 레지스터 전달신호에 응답하여 정상 구성요소 어셈블리 레지스터 셀들 및 보조 시프트 레지스터 셀들로/로부터 전달된다.

따라서, 각 구성요소 어셈블리에 대하여, 장치는 각 레지스터 셀로 들어가는 시프트 신호(즉 시험 입력신호) 또는 각 레지스터 셀위치로부티 나온 시프트 신호(즉 시험출력신호)에 이용될 수 있다. 시험출력 신호는 주메모리 기억장치(106)에 기억되거나 단말장치에 의해 인가된 프로그램에 의해 결정되이 데이타 처리장치(107)의 제어하에 들어가게 된다. 마찬가지로 데이타 처리장치의 제어하에서, 시험출력 신호는 레지스터셀로부터 회수되어 데이타 처리장치(107)에 인가될 수 있다. 따라서, 각 구성요소를 어드레스 지정함으로써, 임의의 부분 또는 데이타 처리시스템(103)에 대한 레지스터의 상태가 설정될 수 있다. 마찬가지로 레지스터의 어떤 부분 또는 모든 부분의 상태는 그것에 기익된 신호를 추출함으로써 결정될 수 있다. 더우기, 클럭도 또한 데이타 처리장치(107)의 제어하에 있기 때문에 머신의 동작이 제어될 수 있다. 따라서, 데이타 처리시스템(103)은 적절한 시험 입력신호가 들어간 후 그것에 임의의 상태가 인가되게 할 수 있고, 임의의 수의 클럭신호를 제공할 수 있으며 또한 적절한 제어신호가 인가된 후 레지스터에 기억된 신호를 추출할 수있다. 그 절차는 필요한 곳에서 데이타 처리시스템의 동작을 단계적으로 분석하는데 활용될 수 있거나 혹은 데이타 처리시스템의 제한된 부분이 이와 마찬가지로 시험될 수 있다.

도면은 시험 및 보수장치를 이해하는데 필요한 장치를 도시한 것이다. 도시되지 않은 다수의 논리 및 전송소자가 데이타 처리시스템의 레지스터 셀에 결합되어 있음은 명백하다. 이러한 논리 및 전송소자는 데이타 처리동작을 수행하는 장치이지만, 본 발명의 설명에 있어서는 필요치 않다.

상기한 설명은 적합한 실시예의 동작을 예시한 것으로, 본 발명의 범위를 이것으로 제한하고자 하는 것은아니다. 본 발명의 범위는 다음 청구범위로서만 제한된다. 본 분야의 숙련기술자는 본 발명의 사상 및 범위로부터 벗이나지 않고 여러가지 변형례가 가능항은 명백히 알 수 있을 것이다.

Claims (11)

1. 데이타 처리시스템과 보수 및 시험 처리장치 수단과 인터페이스 수단을 구비하는데, 상기 데이타 처리시스템은 일계층의 어셈블리로 구성되고, 고차 어셈블리는 구성요소 어켐블리인 최저레벨 어셈블리를 가진 복수의 중간차 어셈블리를 포함하고, 각 구성요소 어셈블리는 적어도 하나의 레지스터를 포함하며, 상기구성요소 어셈블리의 레지스터는 정상적인 데이타 처리동작을 위한 제1모우드와 시험 및 보수동작을 위한 제2모우드의 2가지 동작모우드를 가지며, 또한 상기 데이다 처리시스템을 자신의 어셈블리에 클럭신호를 제공하기 위한 클럭신호 분배수단을 구비하며 ; 상기 보수 및 시험 처리장치 수단은 시험될 구성요소 어셈블리의 타게트 레지스터의 타게트 어드레스와 시험제어신호 및 타게트 어드레스에 기입될 정보신호를 발생하는 루우틴을 시행하며 ; 상기 인터페이스 수단은 보수처리수단과 데이타 처리시스템간의 교신을 제공하며 ; 상기 데이타 처리시스템의 고레벨 어셈블리는 보수 및 시험 처리장치 수단으로부터의 신호가 어구성요소 어셈블리에 도달할때까지 고차어셈블리의 저레벨 어셈블리에 어드레스된 신호들을 인터페이스 수단으로/로부터 전송하기 위하여 보수처리장치 수단으로부터의 타게트 어드레스에 응답하는 수단을 포함하고 ; 각각의 구성요소 어셈블리는 타게트 레지스터에 제어 및 정보 신호를 인가하고 타게트 레지스터로부터타게트 레지스터에 저장된 보수 및 시험 처리장치 수단으로 소정시간에 전송하기 위하여 타게트 어드레스에응답하는 수단을 구비하며, 제어신호는 어드레스 레지스터로 하여금 제 2의 동작모우드에 있도록 하고 ; 상기 타게트 레지스터용 클럭신호 분배수단은 보수처리장치 수단에 의하여 발생된 제어신호에 의해 제어되는것을 특징으로 하는 데이타 처리시스템의 시험 및 보수시스템
2. 제1항에 있어서, 구성요소 어셈블리의 타게트 레지스터 셀은 이들이 제2동작 모우드에 있을 경우 타게트 레지스터의 지정된 셀에 기억된 논리신호를 타게트 레지스터에 인가된 각 클럭신호에 응하여 연속적으로 인접레지스터 셀에 전송하는 것을 특징으로 하는 데이타 처리시스템의 시험 및 보수시스템.
3. 제2항에 있어서, 보수 및 시험 처리장치 수단은 지정된 셀의 논리신호가 각각의 클럭신호에 응하여 기억되어지는 타게트 레지스터의 셀을 식별하는 제어신호를 제공하는 것을 특징으로 하는 데이타 처리시스템의 시험 및 보수시스템.
4. 제3항에 있어서, 레지스터 셀간에 전송된 논리신호가 보상되고, 이로써 시프트통로에서의 에러가 검지되어지는 것을 특징으로 하는 데이타 처리시스템의 시험 및 보수시스템.
5. 제4항에 있어서, 구성요소 어셈블리는 어드레스된 구성요소 어셈블리의 상태 및 조건을 저장하기 위한 직렬레지스터 수단을 아울러 구비한 것을 특징으로 하는 데이타 처리시스템의 시험 및 보수시스템.
6. 데이타 처리시스템과 보수 및 시험 처리장치 수단과 시스템 보조인더페이스 수단을 구비하는데, 상기데이타 처리시스템은 복수의 캐비넷 어셈블리로 구성되고, 각각의 캐비넷 어셈블리는 복수의 보오드 어셈블리를 구비하고, 각각의 보오드 어셈블리는 복수의 구성요소 어셈블리를 구비하며, 각각의 구성요소 어셈블리는 적어도 하나의 레지스터를 구비하고, 구성요소 어셈블리의 레지스터는 정상적인 데이타 처리동작을 위한 제1모우드와 시험 및 보수동작을 위한 제2모우드의 2가지 동작모우드를 가지며, 또한, 상기 데이타 처리시스템은 자신의 어셈블리에 클럭신호를 제공하기 위한 클럭신호 분배수단을 아울러 구비하며; 상기 보수 및 시험 처리장치 수단은 상기 데이타 처리시스템을 초기화함과 아울러 타게트 어드레스 신호, 시험 및 보수제어신호, 데이타신호를 발생하기 위한 루틴을 시행하고, 상기 타게트 어드레스 신호는 레지스터에 대해 작용되고 그 레지스터로부터 데이타가 얻어지는 어셈블리의 레지스터 및 구성요소 어셈블리의 어드레스를 포함하며 ; 상기 시스템 보조 인터페이스 수단은 데이타 처리시스템과 보수 및 시험 처리장치 수단 사이의 교신을 제공하고, 어드레스된 캐비넷 어셈블리에 보수 및 시험 처리장치 수단에 의하여 발생된 어드레스, 제어 및 데이타 신호를 인가하기 위하여 타게트 어드레스 신호에 응답하는 수단을 구비하며 ; 각각의 캐비넷 어셈블리는 어드레스된 캐비넷의 보오드 어셈블리에 보수 및 시험 처리장치 수단에 의하여 발생된어드레스, 제어 및 데이타 신호를 인가하기 위하여 타게트 어드레스에 응답하는 수단을 구비하며 ; 각각의보오드 어셈블리는 어드레스된 캐비넷 어셈블리에 보수 및 시험 처리장치 수단에 의하여 발생된 어드레스 제어 및 데이타 신호를 인가하기 위하여 타게트 어드레스에 응답하는 수단을 구비하며 ; 각각의 구성요소어셈블리는 어드레스된 레지스터에 보수 및 시험 치리장치 수단에 의하여 발생된 제어 및 데이타 신호를 인가하고 어드레스 된 레지스터에 저장된 신호를 보수 및 시험 처리장치 수단에 전송하기 위하여 타게트 어드레스에 응답하는 수단을 구비하고, 어드레스된 레지스터에 인가된 제어신호는 어드레스된 레지스터로 하여금 제2의 동작모드에 있도록 하며 ; 상기 클럭신호 분배수단에 의하여 어드레스된 레지스터에 인가되는 클럭신호는 보수 및 시험 처리장치 수단에 의하여 발생된 제어신호에 의하여 제어되는 것을 특징으로 하는 시험 및 보수시스템.
7. 제6항에 있어서, 제2의 동작모드에 있는 구성요소 어셈블리의 어드레스된 레지스터의 셀은 하나의 지정된 레지스터 셀에 저장된 논리신호를 클럭신호에 응답하여 연속적으로 다음의 레지스터 셀에 전송하도록 제어되는 것을 특징으로 하는 시험 및 보수시스템.
8. 제7항에 있어서, 보수 및 시험 처리장치 수단은 타케트 레지스터의 셀을 식별하는 제어신호를 제공하고 타게트 레지스터에는 인가된 각각의 클럭신호에 응하여 상기 지정된 셀의 논리신호가 기억되는 것을 특징으로 하는 시험 및 보수시스템.
9. 제8항에 있어서, 레지스터 셀들간에 전송된 논리신호가 보상되고, 이로써 시프트 통로의 에러가 검지되는 것을 특징으로 하는 시험 및 보수시스템.
10. 제9항에 있어서, 구성요소 어셈블리는 어드레스된 구성요서 어셈블리의 상태 및 조건을 저장하기 위한 직렬레지스터 수단을 아울러 구비한 것을 특징으로 하는 시험 및 보수시스템.
11. 제10항에 있어서, 캐비넷 어셈블리는 보수 및 시험 처리장치 수단으로부터의 타게트 어드레스와 시험제어 및 정보를 저장하는 레지스터 수단을 아울러 구비하는 것을 특징으로 하는 시험 및 보수시스템.

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