Claims (2)
교환시스템의 프레임 동기 회로에 있어서, 외부 클럭 입력단(202)과, 자체 발진 클럭 입력단(201)과, 메인 시스템 클럭 입력단(204)과, 메인 시스템 프레임 동기 신호 입력단(205)과, 상기 외부 클럭 입력단(202)과 상기 자체 발진 클럭 입력단(201)의 신호를 받아 외부 클럭 입력단(202)의 신호로 상기 자체발진 클럭 입력단(201)의 신호를 동기시켜 소정 클럭(e)과 마스터 프레임 동기 신호(6)를 생성 출력하는 PLL(210)과, 상기 PLL(210)의 츨력클럭(e)을 소정 분주비로 분주하여 출력하는 분주기(220)와, 상기 분주기(220)와, 상기 분주기(220)의 출력과 상기 PLL(210)의 마스터 프레임 동기신호(b)를 받고 상기 메인 시스템 클럭 입력단(204)의 신호와 상기 메인 시스템 프레임 동기 신호 입력단(205)의 신호를 받아 상기 메인 시스템 클럭 입력단(204)과 상기 메인 시스템 프레임 동기신호 입력단(205)의 신호가 액티브이고 상기 분주기(220)의 출력이 페시브 상태일시 소정 인에이블 신호(5)를 생성 출력하며 상기 마스터 프레임 동기신호(6)를 받아 그 상태가 패시브 상태이고 상기 분주기(220)의 출력이 페시브 상태일시 상기 인에이블 신호(5)를 출력 중지하며 상기 분주기(220)의 중력을 반전시켜 출력하는 프레임 동기 제어부(230)와, 상기 프레임 동기 제어부(230)에서 반전시킨 분주기(220)의 출력을 상기 프레임 동기 제어부(230)에서 출력하는 인에이블 신호(5)를 받아 전달 또는 차단하는 버퍼(240)로 구성함을 특징으로 하는 교환 시스템의 외부 프레임 동기 회로.In a frame synchronization circuit of an exchange system, an external clock input terminal 202, a self-oscillating clock input terminal 201, a main system clock input terminal 204, a main system frame synchronization signal input terminal 205, and the external clock input terminal Receiving a signal from the 202 and the self-oscillating clock input terminal 201 to synchronize the signal of the self-oscillating clock input terminal 201 with the signal of the external clock input terminal 202, the predetermined clock (e) and the master frame synchronization signal (6) ), A divider 220 for dividing and outputting the output clock e of the PLL 210 at a predetermined divider ratio, the divider 220, and the divider 220 The main system clock input terminal 205 receives the output of the PLL 210 and the master frame synchronization signal b of the PLL 210, receives the signal of the main system clock input terminal 204, and the signal of the main system frame synchronization signal input terminal 205. 204 and the main system frame synchronization When the signal of the call input terminal 205 is active and the output of the divider 220 is in a passive state, it generates and outputs a predetermined enable signal 5 and receives the master frame synchronization signal 6, and the state is passive. A frame synchronization controller 230 for stopping output of the enable signal 5 when the output of the divider 220 is passive and inverting gravity of the divider 220 and outputting the frame sync controller ( External of the exchange system, characterized in that the output of the frequency divider 220 inverted in 230 and the buffer 240 for receiving or transmitting the enable signal (5) output from the frame synchronization controller 230, or cut off Frame sync circuit.
제1항에 있어서, 프레임 동기 제어부(230)가, 제1, 2인버터수단(231, 234)과 논리합수단(233)과 역논리적수단(232)과 제1, 2신호 발생수단(235, 236)으로 구성함을 특징으로 하는 교환 시스템의 외부 프레임 동기회로.2. The frame synchronization control unit (230) according to claim 1, wherein the frame synchronization control unit (230) includes first and second inverter means (231, 234), logical sum means (233), inverse logical means (232), and first and second signal generating means (235, 236). External frame synchronization circuit of the exchange system, characterized in that consisting of.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.