KR0182703B1 - Frame synchronous generation switch between processor and device - Google Patents
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Abstract
본 발명은 전전자 교환기에서 디바이스들과 프로세서간의 데이터들을 통신하는 타임 슬롯 스위치에서 소정 주파수의 클럭(CLK)을 이용하여 데이타 통신에 필요한 프레임 동기 신호(FS)를 생성하는 회로에 관한 것으로서, 소정 주파수의 클럭(CLK)를 계수하여 소정 주파수의 클럭(8K)을 생성 출력하는 계수 회로(1)와; 계수 회로(1)의 출력을 상기 클럭(CLK)에 동기되어 지연 출력하는 제1D플립플롭(D1)과; 제1D플립플롭(D1)의 출력을 클럭(CLK)에 동기되어 지연하는 제2D플립플롭(D2)과; 제2D플립플롭(D2)의 출력을 반전시키는 인버터(I1)와; 인버터(I1) 및 제1D플립플롭(D1)의 출력을 조합하여 상기 프레임 동기 신호(FS)로서 출력하는 앤드 게이트(A1)를 구비한다.The present invention relates to a circuit for generating a frame synchronizing signal (FS) for data communication using a clock CLK of a predetermined frequency in a time slot switch communicating data between devices and a processor in an electronic switch. A counting circuit (1) for counting the clock (CLK) to generate and output a clock (8K) of a predetermined frequency; A first D flip-flop (D1) for delaying the output of the counting circuit (1) in synchronization with the clock (CLK); A second D flip flop D2 for delaying an output of the first D flip flop D1 in synchronization with a clock CLK; An inverter I1 for inverting the output of the second D flip-flop D2; An AND gate A1 for combining the outputs of the inverter I1 and the first D flip-flop D1 and outputting them as the frame synchronizing signal FS is provided.
즉, 본 발명은 타임 슬롯 스위치에서 필요한 프레임 동기 신호를 계수 회로 및 D플립플롭과 논리 소자들을 이용하여 간략하게 생성할 수 있다는 효과가 있다.That is, the present invention has an effect that the frame synchronization signal required in the time slot switch can be simply generated by using the coefficient circuit, the D flip-flop, and the logic elements.
Description
제1도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 프레임 동기 발생 회로도.1 is a frame synchronization generation circuit diagram of a time slot switch between a processor and a device according to the present invention.
제2도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 프레임 동기 발생 회로의 주요 부분 파형도.2 is a main partial waveform diagram of a frame synchronization generating circuit of a time slot switch between a processor and a device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 계수 회로 I1, I2 : 인버터1: Counter circuit I1, I2: Inverter
D1, D2 : D플립플롭 A1 : 앤드 게이트D1, D2: D flip-flop A1: end gate
본 발명은 전전자 교환기에 관한 것으로서, 더욱 상세하게는 전전자 교환기에 구성되는 프로세서와 텔레포니 디바이스(Telphony Device)간의 데이타 통신을 중재하는 프로세서와 디바이스간의 타임 슬롯 스위치에서 필요한 프레임 동기 신호를 발생시키는 프로세서와 디바이스간의 타임 슬롯 스위치의 프레임 동기 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an electronic switch, and more particularly, a processor for generating a frame synchronization signal required by a time slot switch between a processor and a device for mediating data communication between a processor and a telephony device. And a frame synchronization generating circuit of a time slot switch between the device and the device.
전전자 교환기는 일반적으로 두 개의 프로세서 레벨 즉 상위 레벨인 T그룹 프로세서와 하위 레벨 프로세서인 B/D그룹 프로세서로 구성된다. T그룹 프로세서들은 T버스를 공유하게 구성되고 이들 간에는 상호 평형 관계를 형성하며 B/D버스를 공유하는 B프로세서 및 D프로세서와는 수직 관계를 형성하도록 되어 있다.An electronic switchboard is generally composed of two processor levels, a high level T group processor and a low level B / D group processor. The T-group processors are configured to share the T-buses, form an equilibrium relationship between them, and form a vertical relationship with the B-processors and the D-processors sharing the B / D buses.
하위 레벨인 B프로세서는 가입자 회로, 트렁크 회로 및 각종 신호 장치를 포함하는 텔레포니(Telpony) 장치를 직접 제어하며, D프로세서는 마그네틱 테이프 드라이버, 디스크 드라이버 및 CRT 등이 유지 보수용 시스템 주변 장치를 제어하고 모분구간의 통신 및 경보 기능도 제어하게 구성되어 있다.The lower level B processor directly controls the telephony device including subscriber circuits, trunk circuits and various signaling devices, while the D processor controls the system peripherals for maintenance by magnetic tape drivers, disk drivers and CRTs. It is also configured to control the communication and alarm functions of the division section.
상위 레벨 T프로세서는 하위 레벨 B프로세서 및 D프로세서로부터 발생된 각종 신호를 기준으로 기능적으로 분산된 전 T프로세서 유니트에서 각각 전반적인 호처리 기능과 시스템의 MA 기능을 수행하며 그 결과를 다시 B프로세서 및 D프로세서로 전송하므로써 전체기능 교환이 이루어진다.The upper level T processor performs the overall call processing function and the MA function of the system in all functionally distributed all T processor units based on various signals generated from the lower level B processor and the D processor. By transferring to the processor, a full function exchange is achieved.
이와 같이 전전자 교환기에서는 다수개의 프로세서들을 구비하고 있으며, 특히 하위 프로세서 즉, B프로세서 및 D프로세서들은 상술한 바와 같이 각종 디바이스들에/로부터 정보의 송수신이 요하게 된다. 이러한 하위 프로세서와 디바이스들간의 정보 교환은 통상 버스를 사용하여 구현되었으나, 버스를 이용하는 종래의 방법은 디바이스를 지정하는 어드레스 등을 사용하여야 하는 바 하나의 프로세서에 연결되는 디바이스가 한정된다는 문제가 있었다.As such, the electronic switching system includes a plurality of processors. In particular, the lower processors, that is, the B processors and the D processors, need to transmit and receive information to and from various devices as described above. The exchange of information between the lower processor and the devices is usually implemented using a bus, but the conventional method using the bus has a problem in that a device connected to one processor is limited because an address for designating a device and the like are used.
한편, 버스를 이용하는 종래의 문제를 해결하기 위하여 본 출원인은 타임 슬롯 스위치를 이용하여 전전자 교환기의 프로세서와 디바이스간 통신 장치(출원 번호 제 호)를 출원한 바 있으며, 타임 슬롯 스위치를 더욱 구체화한 프로세서와 디바이스간의 타임 슬롯 스위치(출원 번호 제 호)를 출원한 바 있다.Meanwhile, in order to solve the conventional problem of using a bus, the present applicant has applied for a communication device (application number No.) between a processor and a device of an electronic switchboard using a time slot switch. A time slot switch (application number number) between a processor and a device has been filed.
이러한 구성의 타임 슬롯 스위치는 데이터들의 통신을 위한 클럭 및 프레임 동기 신호를 필요로 함을 알 수 있엇다.It can be seen that the time slot switch of this configuration requires a clock and frame synchronization signal for communication of data.
본 발명은 이러한 필요성을 부응하기 위하여 안출한 것으로서, 본 발명의 목적은 소정 주파수의 클럭을 이용하여 타임 슬롯 스위치에 필요한 프레임 동기 신호를 생성하는 프로세서와 디바이스간의 타임 슬롯 스위치의 프레임 동기 발생 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to meet this need, and an object of the present invention is to provide a frame synchronization generating circuit of a time slot switch between a processor and a device for generating a frame synchronization signal for a time slot switch using a clock of a predetermined frequency. It is.
본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 프레임 동기 발생 회로는 전전자 교환기에서 디바이스들과 프로세서간의 데이타를 통신하는 타임 슬롯 스위치에서 소정 주파수의 클럭을 이용하여 데이타 통신에 필요한 프레임 동기 신호를 생성하는 회로로서, 소정 주파수의 클럭을 계수하여 소정 주파수의 클럭을 생성 출력하는 계수 회로와; 계수 회로의 출력을 클럭에 동기되어 지연 출력하는 제1D플립플롭과; 제1D플립플롭의 출력을 클럭에 동기되어 지연 출력하는 제2D플립플롭과; 제D플립플롭의 출력을 반전시키는 인버터와; 인버터와 제1D플립플롭의 출력을 조합하여 상기 프레임 동기 신호로서 출력하는 앤드 게이트를 포함한다.The frame synchronization generating circuit of a time slot switch between a processor and a device according to the present invention generates a frame synchronization signal for data communication using a clock of a predetermined frequency in a time slot switch communicating data between the devices and the processor in an electronic switch. A circuit for counting clocks of a predetermined frequency to generate and output a clock of a predetermined frequency; A first D flip-flop that delays the output of the counting circuit in synchronization with a clock; A second D flip-flop that delays the output of the first D flip-flop in synchronization with a clock; An inverter for inverting the output of the D flip-flop; And an AND gate that combines the output of the inverter and the first D flip-flop and outputs the frame synchronization signal.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 프레임 동기 발생 회로도로서, 본 실시에에서는 2048MHZ의 클럭(CLK)를 이용하여 8KHZ의 프레임 동기 신호(FS)를 발생시키는 경우를 예로 하였다.FIG. 1 is a frame synchronization generation circuit diagram of a time slot switch between a processor and a device according to the present invention. In this embodiment, a frame synchronization signal FS of 8KHZ is generated using a clock CLK of 2048MHZ.
여기서 2048MHZ의 클럭(CLK)은 도시하지 않은 발진기 등을 이용하여 발진할 수 있으며, 이 클럭(CLK)을 계수 회로(1)를 이용하여 계수하므로써 8KHZ의 클럭을 생성시킬 수 있다. 즉, 계수 회로(1)는 도시된 바와 같이 2048MHZ의 클럭(CLK)를 25600분주하여 제2도에 도시된 바와 같이 8KHZ의 클럭(8K)을 출력하는 것이다.The clock CLK of 2048MHZ can be oscillated using an oscillator (not shown), and the clock CLK can be generated by counting using the counting circuit 1 to generate a clock of 8KHZ. That is, the counting circuit 1 divides the clock CLK of 2048MHZ as shown in 25,600 and outputs the clock 8K of 8KHZ as shown in FIG.
이러한 클럭(8K)은 클럭(CLK)에 동기되는 D플립플롭(D1)에 인가되는 바, D플립플롭(D1)은 1클럭(CLK)주기가 지연된 상태로 8K의 클럭을 단자(Q1)로 출력하게 된다.The clock 8K is applied to the D flip-flop D1 in synchronization with the clock CLK. The D flip-flop D1 transmits an 8K clock to the terminal Q1 with a delay of one clock CLK period. Will print.
D플립플롭(D1)의 출력은 D플립플롭(D2)에 인가되고, 이 D플립플롭(D2) 역시 클럭(CLK)에 동기되어 작동하는 바, D플립플롭(D1)의 출력이 1 클럭(CLK)지연된 상태의 8K 클럭을 단자(Q2)로 출력한다.The output of the D flip-flop D1 is applied to the D flip-flop D2, and the D flip-flop D2 also operates in synchronization with the clock CLK, so that the output of the D flip-flop D1 is one clock ( CLK) Outputs the delayed 8K clock to terminal Q2.
이 D플립플롭(D2)의 출력은 인버터(I2)에 의하여 반전 출력하게 되며, 인버터(I2)의 출력과 D플립플롭(D1)의 단자(Q1)출력은 앤드 게이트(A1)에 각각 인가된다.The output of the D flip-flop D2 is inverted by the inverter I2, and the output of the inverter I2 and the output of the terminal Q1 of the D flip-flop D1 are applied to the AND gate A1, respectively. .
즉, 앤드 게이트(A1)는 인버터(I2)의 출력과 D플립플롭(D1)의 단자(Q1)출력을 논리 곱하여 출력하므로써, 8KHZ마다 1클럭(CLK) 주기동안 하이 레벨의 상태를 유지하는 프레임 동기 신호(FS)를 생성 출력할 수 있는 것이다.That is, the AND gate A1 performs a logical multiplication between the output of the inverter I2 and the output of the terminal Q1 of the D flip-flop D1, thereby maintaining a high level state for one clock CLK period every 8 KHZ. The synchronization signal FS can be generated and output.
여기서, 인버터(I2)를 이용하여 클럭(CLK)을 반전 출력하게 한 것은 타임 슬롯 스위치의 사용할 때에 반전 클럭(/CLK)를 사용할 필요가 발생할 수 있는 바, 이러한 필요성에 대비하기 위한 것이며, 본 발명의 필수 구성 요소는 아니라는 것은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.Here, the inverting output of the clock CLK by using the inverter I2 may be required to use the inverted clock / CLK when the time slot switch is used. It will be apparent to those skilled in the art that the present invention is not an essential component of the present invention.
이와 같은 본 발명은 타임 슬롯 스위치에서 필요한 프레임 동기 신호를 계수 회로 및 D플립플롭과 논리 소자들을 이용하여 간략하게 생성할 수 있다는 효과가 있다.As described above, the present invention has an effect that the frame synchronization signal required for the time slot switch can be simply generated by using a counting circuit, a D flip-flop, and logic elements.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024063A KR0182703B1 (en) | 1996-06-26 | 1996-06-26 | Frame synchronous generation switch between processor and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024063A KR0182703B1 (en) | 1996-06-26 | 1996-06-26 | Frame synchronous generation switch between processor and device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980007151A KR980007151A (en) | 1998-03-30 |
| KR0182703B1 true KR0182703B1 (en) | 1999-05-15 |
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ID=19463589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960024063A KR0182703B1 (en) | 1996-06-26 | 1996-06-26 | Frame synchronous generation switch between processor and device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0182703B1 (en) |
-
1996
- 1996-06-26 KR KR1019960024063A patent/KR0182703B1/en not_active IP Right Cessation
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