KR920002131Y1 - 펄스 샘플링회로 - Google Patents

Abstract

내용 없음.

Description

펄스 샘플링회로

제 1 도는 본 고안에 따른 회로도.

제 2 도는 본 고안에 따른 각부 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 샘플링회로 20 : 래치회로

30 : 체배주파수 제어회로 40 : 출력포트 제어회로

본 고안은 모터를 사용한 속도 및 위치를 제어하기 위한 서보장치에 관한 것으로서 특히 모터의 속도 및 방향을 카운터하기 위해 모터로부터 발생되는 펄스를 샘플링하는 회로에 관한 것이다.

일반적으로 모터를 이용한 위치 및 속도 제어장치는 모터의 회전속도를 가감속 구동하여 위치 및 속도를 제어하였다.

그러나 종래의 위치 및 속도 제어장치는 입력신호를 출력포트에 따라 특정포트를 입력시켜 제어를 수행하고 위상차를 갖는 두 개의 입력신호가 동시에 입력될 때 상대적 위상차에 따라 2개의 출력포트중 임의의 특정포트를 출력하는 방향판별 기능없이 하드웨어적으로 원하는 형태로 세팅시켜야 하는 문제점이 있었다.

따라서 본 고안의 목적은 단일 입력신호에 대해 특정한 입력포트 선택없이 출력포트를 출력시킬 수 있으며 위상차를 갖는 두 개의 입력신호와 동시 입력시에 상대적 위상차에 의해 두 개의 포트중 임의의 특정포트와 체배수를 자동적으로 제어할 수 있는 카운터의 샘플링회로를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제 1 도는 본 고안에 따른 회로도로서, 도시하지 않은 모터의 회전에 따라 발생되는 제 1, 2 입력신호(A, B)를 입력하여 회전방향에 따라 센싱 샘플링하여 출력하는 샘플링회로(10)와, 데이터를 입력하여 래치시키므로서 체배수 및 출력포트를 결정하는 래치회로(20)와, 오아게이트(31, 33, 34), 디코오더(32), 낸드게이트(35, 36)로 구성되어 두 입력신호(A, B)를 입력하고 상기 샘플링회로(10)의 출력을 선택하여 디코딩하고 상기 래치회로(20)의 출력에 의해 체배주파수를 발생하는 체배주파수 제어회로(30)와, 상기 체배주파수 제어회로(30) 및 래치회로(20)의 출력을 논리 조합하여 출력포트를 선택하는 출력포트 제어회로(40)로 구성된다.

제 2 도는 본 고안에 따른 각부의 동작 파형도로서, 상술한 구성에 의거 본 고안을 제 2 도를 참조하여 상세히 입력신호(A) 및 (B)상태에 따라 분류하고 인에이블을 하이상태로 둔다.

클럭단자로 제 2 도 CLK1와 같은 클럭신호가 인가되고 입력단자(P1)로 제 2 도(A1)와 같은 제 1 펄스열과 입력단자(P2)로 풀업(full-up)되어 제 2 도 (A2)와 같이 하이상태가 유지되는 제 2 펄스열이 입력되는 경우에 샘플링회로(10)는 센싱샘플링하여 라인(C, D)으로 제 2 도(A3)(A4)와 같은 제 3, 4 펄스열을 출력한다.

또한 클럭이 인가되고 데이터를 입력하는 래치회로(20)는 데이터를 래치시켜 체배수 및 출력포트를 결정하게 되는데 예를들어 상기 래치회로(20)의 출력이 "0"일 경우에 상기 샘플링회로(10)의 출력이 라인(D)을 통해 출력되는 제 2 도(A4)와 같은 신호와 상기 래치회로(20)의 Q4의 출력을 입력하는 오아게이트(31)는 논리합하여 "1"신호를 출력한다.

입력신호(A)를 2A, 1B에 입력신호(B)를 1A, 2B에 그로스 연결하고 상기 샘플링회로(10)의 출력인 제 3 펄스열을 1G로 상기 오아게이트(31)의 출력을 2G로 인에이블 입력으로 하는 2개의 디코더로 구성된 디코오더부(32)는 디코딩하여 출력단자(1Y0-1Y3, 2Y0-2Y3)로 출력한다.

상기 디코오더부(32)의 출력단자(1Y3, 1Y2)로 출력된 신호와 상기 래치회로(20)의 출력단자(Q3)로 출력된 신호를 입력하는 2개의 오아게이트(33, 34)는 논리합하여 낸드게이트(35, 36)의 한 입력으로 출력된다.

상기 오아게이트(33)의 출력신호와 상기 디코오더부(32)의 출력단자(1Y0, 2Y2, 2Y1)로 출력된 신호를 입력하는 낸드게이트(35)는 부논리곱하여 제 2 도(A5)의 T1구간과 같은 신호를 출력하고 상기 오아게이트(34)의 출력신호와 상기 디코오더부(32)의 출력단자(2Y3, 1Y1, 2Y0)로 출력된 신호를 입력하는 낸드게이트(36)는 제 2 도(A6)의 T1구간과 같은 신호를 출력하여 체배수를 결정하여 출력한다.

상기 2개의 낸드게이트(35, 36)에서 출력된 신호와 상기 래치회로(20)의 출력단자(Q2, Q1)에서 출력된 신호를 입력하는 두 개의 오아게이트(41, 42)는 논리합하여 제 2 도 (A7)(A8)의 T1구간과 같은 신호를 출력하므로서 출력포트를 결정하게 된다.

그러므로 상기 오아게이트(41, 42)에서 결정된 출력포트 신호와 인에이블 신호를 입력하는 두 개의 앤드게이트(43, 44)는 논리곱하여 제 2 도 (A9, A10)의 T1구간 같은 신호를 다운(DOWN) 및 업(UP) 카운터로 출력하게 된다.

또한 제 10 펄스열로 제 2 도(A1)와 같은 신호와 제 2 펄스열로 제 2 도(A2)와 같이 풀업되어 하이상태로 입력될 때 상기 래치회로(20)의 출력신호의 상태에 따라 출력포트가 결정되며 동작은 상술한 일예의 설명과 같으므로 생략한다.

따라서 상기 래치회로(20)의 출력상태가 "T2=0100" "T3=1000" "T4=1100" "T5=0001" "T6=0010"일 때 제 1 도(E, F, G, H, I, J)로 각각 제 2 도 (A5-A10)와 같은 신호가 출력하게 된다.

클럭단자로 제 2 도 CLK1와 같은 신호가 인가되고 입력단자(P1)로 풀업(full-up)되어 제 2 도(A11)와 같은 하이상태가 유지되는 제 1 펄스열이 입력되고 입력단자(P2)로 제 2 도(A12)와 같은 제 2 펄스열이 입력되는 경우에 샘플링회로(10)는 센싱샘플링하여 라인(C, D)으로 제 2 도(A13)(A14)와 같은 제 3, 4 펄스열을 출력한다.

또한 데이터를 입력하는 래치회로(20)는 데이터를 래치시켜 체배수 및 출력포트를 결정하게 되는데 예를들어 상기 래치회로(20)의 출력이 "0"일 경우에 상기 샘플링회로(10)의 출력인 라인(C)로 제 2 도(A13)와 같은 신호를 출력한다. 상기 래치회로(20)의 Q4의 출력을 입력하는 오아게이트(31)는 논리합하여 제 2 도 (A14)와 같은 신호를 출력한다.

입력신호(A)를 2A, 1B에 입력신호(B)를 1A, 2B에 그로스 연결하고 상기 샘플링회로(10)의 출력인 제 2 도(A13)와 같은 신호를 1G로 제 2 도(A14)와 같은 신호를 2G로 인에이블 입력으로 하는 2개의 디코더로 구성된 디코오더부(32)는 디코딩하여 출력단자(1Y0-1Y3, 2Y0-2Y3)로 출력한다.

상기 디코우더부(32)의 출력단자(1Y3, 1Y2)로 출력된 신호와 상기 래치회로(20)의 출력단자(Q3)로 출력된 신호를 입력하는 2개의 오아게이트(33, 34)는 논리합하여 낸드게이트(35, 36)의 한 입력으로 각각 출력된다.

상기 오아게이트(33)의 출력신호와 상기 디코오더부(32)의 출력단자(1Y0, 2Y2, 2Y1)로 출력된 신호를 입력하는 낸드게이트(35)는 부논리곱하여 제 2 도(A15)의 T1구간과 같은 신호를 출력하고 상기 오아게이트(34)의 출력신호와 상기 디코오더부(32)의 출력단자(2Y3, 1Y1, 2Y0)로 출력된 신호를 입력하는 낸드게이트(36)는 제 2 도(A6)의 T1구간과 같은 신호를 출력하여 체배수를 결정한다.

상기 2개의 낸드게이트에서 출력된 신호와 상기 래치회로(20)의 출력단자(Q2, Q1)에서 출력된 신호를 입력하는 두 개의 오아게이트(41, 42)는 논리합하여 제 2 도 (A17)(A18)의 T1구간과 같은 신호를 출력하므로서 출력포트를 결정하게 된다.

그러므로 상기 오아게이트(41, 42)에서 논리합하여 결정된 출력포트 신호와 인에이블 신호를 입력하는 두개의 앤드게이트(43, 44)는 논리곱하여 제 2 도(A19, A20)의 T1구간 같은 신호를 다운(DOWN) 및 업(UP) 카운터로 출력하게 된다.

또한 입력단자(P1) 제 2 도(A11)와 같은 풀업되어 하이상태의 제 1 펄스열이 입력단자(P2)로 제 2 도(A12)와 같은 제 2 펄스열이 입력될 때 상기 래치회로(20)의 출력신호의 상태에 따라 출력포트가 결정되며 동작은 상술한 일예의 설명과 같으므로 생략한다.

따라서 상기 래치회로(20)의 출력상태가 "T2=0100" "T3=1000" "T4=1100" "T5=0001" "T6=0010"일 때 제 1 도(E, F, G, H, I, J)로 각각 제 2 도(A11-A20)와 같은 신호가 다운(down) 및 업(up) 카운터로 출력하게 된다.

또한 클럭단자로 제 2 도 CLK2와 같은 클럭신호가 인가되고 입력단자(P1)로 제 2 도 (B1)와 같이 주기가 일정한 제 1 입력신호와 입력단자(P2)로 상기 제 1 입력신호 보다 위상이 90°늦은 제 2 도 (B2)와 같은 제 2 입력신호가 입력되는 경우에 샘플링회로(10)는 센싱샘플링하여 라인(C, D)을 통해 각각 제 2 도(B3, B4)와 같은 신호를 출력한다.

또한 클럭이 인가되고 데이터를 입력하는 래치회로(20)는 데이터를 래치시켜 체배수 및 출력포트를 경정하게 되는데 예를들어 상기 래치회로(20)의 출력이 "0"일 경우에 상기 샘플링회로(10)의 출력이 라인(D)을 통해 출력되는 제 2 도(B4)와 같은 신호와 상기 래치회로(20)의 Q1의 출력을 입력하는 오아게이트(31)는 논리합하여 제 2 도(B4)와 같은 신호 출력한다. 제 1 입력신호(A)를 2A, 1B에 제 2 입력신호(B)를 1A, 2B에 크로스 연결하여 상기 샘플링회로(10)의 출력이 라인(C)을 통해 1G로 상기 오아게이트(31)의 출력을 2G로 인에이블 입력으로 하는 2개의 디코더로 구성된 디코오더부(32)는 디코딩하여 출력단자(1Y0-1Y3, 2Y0-2Y3)로 출력한다.

상기 디코오더부(32)의 출력단자(1Y3, 1Y2)로 출력된 신호와 상기 래치회로(20)의 출력단자(Q3)로 출력된 신호를 입력하는 2개의 오아게이트(33, 34)는 논리합하여 두 개의 낸드게이트(35, 36)의 한입력으로 출력된다.

상기 노아게이트(33)의 출력신호와 상기 디코오더부(30)의 출력단자(1Y0 2Y2, 2Y1)로 출력된 신호를 입력하는 낸드게이트(35)는 부논리곱하여 제 2 도 (B5)의 T11구간과 같은 신호를 출력하고 상기 오아게이트(34)의 출력신호와 상기 디코오더부(32)의 출력단자(2Y3, 1Y1, 2Y0)로 출력된 신호를 입력하는 앤드게이트(36)는 제 2 도(B6)의 T11구간과 같이 4체배하여 출력하게 된다. 상기 2개의 낸드게이트(35, 36)에서 출력된 신호와 상기 래치회로(20)의 출력단자(Q2, Q1)에서 출력된 신호를 입력하는 두 개의 오아게이트(41, 42)는 논리합하여 각각 제 2 도(B7, B8)의 T11구간과 같은 신호를 출력하므로서 출력포트를 결정하게 된다.

그러므로 상기 오아게이트(41, 42)에 결정된 출력포트 신호와 인에이블신호를 입력하는 두 개의 앤드게이트(43, 44)는 논리곱하여 제 2 도(B19, B20)의 T1구간과 같은 신호를 출력하므로 업(up) 카운터로 4체배된 신호가 출력하게 된다.

또한 입력단자(P1)로 제 2 도(B1)과 같은 제 1 입력신호와 입력단자(P2)로 상기 제 1 입력신호보다 위상이 90°늦은 제 2 도 (B2)와 같은 제 2 입력신호가 입력될 때 상기 래치회로(20)의 출력신호의 상태에 따라 출력포트가 결정되며 동작은 상술한 일예의 설명과 같으므로 생략한다. 따라서 상기 래치회로(20)의 출력상태가 "T12=0100" "T13=1000" "T14=1100" "T15=0001" "T16=0010"일 때 제 1 도(E, F, G, H, I, J)로 각각 제 2 도 (A5-A10)와 같은 신호가 출력하게 되므로 상기 래치회로(20)의 출력이 T12구간에는 3체배 T13구간에는 2체배 T14구간에는 1체배 T16구간에는 4체배된 신호가 각각 업(up) 카운터로 출력하게 된다.

또한 클럭단자로 제 2 도 CLK2와 같은 클럭신호가 인가되고 입력단자(P1)로 제 2 도(B11)와 같이 주기가 일정한 제 1 입력신호와 입력단자(P2)로 상기 제 1 입력신호보다 위상이 90°빠른 제 2 도(B12)와 같은 제 2 입력신호가 입력되는 경우에 샘플링회로(10)는 센싱샘플링하여 라인(C, D)를 통해 각각 제 2 도(B13, B14)와 같은 신호를 출력한다.

또한 클럭이 인가되고 데이터를 입력하는 래치회로(20)는 데이터를 래치시켜 체배수 및 출력포트를 경정하게 되는데 예를들어 상기 래치회로(20)의 출력이 "0"일 경우에 상기 샘플링회로(10)의 출력이 라인(D)을 통해 출력되는 제 2 도(B14)와 같은 신호와 상기 래치회로(20)의 Q1의 출력을 입력하는 오아게이트(31)는 논리합하여 제 2 도(B14)와 같은 신호 출력한다. 제 1 입력신호(A)를 2A, 1B에 제 2 입력신호(B)를 1A, 2B에 크로스 연결하여 상기 샘플링회로(10)의 출력이 라인(C)을 통해 1G로 상기 오아게이트(31)의 출력을 2G로 인에이블 입력으로 하는 2개의 디코더로 구성된 디코오더부(32)는 디코딩하여 출력단자(1Y0-1Y3, 2Y0-2Y3)로 출력한다.

상기 디코오더부(32)의 출력단자(1Y3, 1Y2)로 출력된 신호와 상기 래치회로(20)의 출력단자(Q3)로 출력된 신호를 입력하는 2개의 오아게이트(33, 34)는 논리합하여 두 개의 낸드게이트(35, 36)의 한 입력으로 출력된다.

상기 노아게이트(33)의 출력신호와 상기 디코오더부(30)의 출력단자(1Y0, 2Y2, 2Y1)로 출력된 신호를 입력하는 낸드게이트(25)는 부논리곱하여 제 2 도(B15)의 T11구간과 같은 신호를 출력하고 상기 오아게이트(34)의 출력신호와 상기 디코오더부(32)의 출력단자(2Y3, 1Y1, 2Y0)로 출력된 신호를 입력하는 앤드게이트(36)는 제 2 도(B16)의 T11구간 같이 4체배하여 출력하게 된다. 상기 2개의 낸드게이트(35, 36)에서 출력된 신호와 상기 래치회로(20)의 출력단자(Q2, Q1)에서 출력된 신호를 입력하는 두 개의 오아게이트(41, 42)는 논리합하여 각각 제 2 도 (B17, B18)의 T11구간과 같은 신호를 출력하므로서 출력포트를 결정하게 된다.

그러므로 상기 오아게이트(41, 42)에 결정된 출력포트 신호와 인에이블신호를 입력하는 두 개의 앤드게이트(43, 44)는 논리곱하여 제 2 도(B19, B20)의 T1구간과 같은 신호를 출력하므로 업(up)카운터로 4체배된 신호가 출력하게 된다.

또한 입력단자(P1)로 제 2 도(B1)와 같은 제 1 입력신호와 입력단자(P2)로 상기 제 1 입력신호 보다 위상이 90°빠른 제 2 도(B2)와 같은 제 2 입력신호가 입력될 때 상기 래치회로(20)의 출력신호의 상태에 따라 출력포트가 결정되며 동작은 상술한 일예의 설명과 같으므로 생략한다. 따라서 상기 래치회로(20)의 출력상태가 "T12=0100" "T13=1000" "T14=1100" "T15=0001" "T16=0010"일 때 제 1 도(E, F, G, H, I, J)로 각각 제 2 도(A15-A20)와 같은 신호가 출력하게 되므로 상기 래치회로(20)와 출력이 T12구간에는 3체배 T13구간에는 2체배 T14구간에는 1체배된 신호가 각각 다운카운터로 출력하게 된다.

이와같은 입력신호와 데이터에 대한 출력 및 업 다운의 상태를 진리표로 나타내면 하기와 같다.

상술한 바와같이 불규칙한 펄스신호의 두 입력중 단일 입력신호에 대해 특정 입력포트 선택없이 출력은 펄스기간이 일정하게 업 및 다운중 특정포트로 출력시킬 수 있으며 위상차가 서로다른 신호가 동시 입력시에 체배수를 조정하여 업 또는 다운으로 출력시킬 수 있는 잇점이 있다.

Claims (2)

1. 펄스샘플링회로에 있어서, 모터의 회전에 따라 발생되는 제 1, 2 입력신호(A, B)를 입력하여 센싱샘플링하여 출력하는 샘플링회로(10)와, 클럭신호가 인가되고 데이터를 입력하여 래치시키므로서 체배수 및 출력포트를 결정하는 래치회로(20)와, 제 1, 2 입력신호를 입력하고 상기 샘플링회로(10)의 출력을 선택하여 상기 래치회로(20)의 출력에 의해 체배주파수를 발생하는 체배주파수를 발생하는 체배주파수 제어회로(30)와, 상기 체배주파수 제어회로(30) 및 래치회로(20)의 출력을 논리조합하여 출력포트를 선택하는 출력포트 제어회로(40)로 구성됨을 특징으로 하는 회로.
2. 제 1 항에 있어서, 체배주파수 제어회로(30)가 제 1, 2 입력신호를 입력하고 상기 샘플링회로(10)의 샘플링신호를 선택하여 체배주파수를 발생하는 체배주파수 발생수단(30a)과, 상기 체배주파수 발생수단의 출력신호와 상기 래치회로(20)의 출력신호를 논리조합하여 체배주파수를 발생하는 체배주파수 발생수단(30b)으로 구성됨을 특징으로 하는 회로.