KR920002028B1 - Lift-off process using by-product - Google Patents

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Abstract

The lift-off process comprises the steps of forming a planar layer (7) and a nonconductive intermediate layer (8) on a nonconductive layer (6); coating a photoresist layer (9) onto the intermediate layer to form contact window patterns; removing the intermediate layer, the planar layer and the nonconductive layer from the substrate according to the pattern to form the contact window; undercutting the etched planar layer (7) by using etching process; removing the photoresist layer to form a metal layer (10) on the intermediate layer; and removing the metal layer by applying heat or light on the silicon substrate to generate air bubble or moisture.

Description

부산물을 이용한 리프트 오프 공정Lift Off Process Using By-Products

제1도는 접속창 형성 및 리프트 오프 공정의 단면도.1 is a cross-sectional view of a connection window forming and lift-off process.

제2도는 부산물에 의한 리프트 오프 공정을 나타내는 단면도이다.2 is a cross-sectional view showing a lift off process by a by-product.

* 도면의 주요부분에 대한 설명* Description of the main parts of the drawings

1 : 도체층 2 : 도체층1: conductor layer 2: conductor layer

3 : 도체층 4 : 부도체층3: conductor layer 4: insulator layer

5 : 부도체층 6 : 부도체층5: insulator layer 6: insulator layer

7 : 평탄화층 8 : 부도체층7: planarization layer 8: insulator layer

9 : 포토리지스트층 10 : 금속9: photoresist layer 10: metal

본 발명은 반도체 제조에 관한 것으로서, 특히는 부산물을 이용한 리프트 오프(Lift off)공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing, and more particularly to a lift off process using by-products.

리프트 오프 공정을 사용해 불필요한 부분을 제거할 경우, 접속창과 같이 한 반도체 장치의 칩당형성 면적이 극히 작을 경우 대부분의 영역이 제거 되어야 하므로 리프트 오프 공정을 효과적으로 사용할 수 없게된다. 최악의 경우에는 남기고자 하는 부분이 제거되어야 할 부분에 비해 지나치게 작은 관계로 리프트 오프 공정을 수행하고나면 결국 남기고자 하는 부분까지 제거되는 경우가 있다.When the unnecessary portion is removed by using the lift-off process, when the formation area per chip of the semiconductor device is extremely small, such as a connection window, most areas must be removed, so that the lift-off process cannot be effectively used. In the worst case, since the lift-off process is performed because the portion to be left is too small compared to the portion to be removed, sometimes the portion to be left is removed.

또한 제거하고자 하는 부분이 많은 경우 종래의 방법에 의하면 리프트 오프에 소요되는 시간이 길어짐으로 오염의 확률이 높아지고 청결도상에도 문제가 발생되어 결국 반도체 장치의 질을 저하시키게 되는 단점이 있었다.In addition, if there are many parts to be removed, according to the conventional method, the time required for lift-off increases, so that the probability of contamination increases, and problems occur in cleanliness, resulting in deterioration of the quality of the semiconductor device.

특히 반도체 공정이 진행되어 감에따라 자연히 발생하게 되는 스텝에 의해 야기되는 포토리지스트 및 금속 도포시의 문제점을 해결하기 위해 다층 포토리지스트를 이용해 리프트 오프 공정을 수행하는 경우에 효과적인 리프트 오프 공정이 반도체 장치에 미치는 영향은 크다.In particular, in order to solve the problem of photoresist and metal coating caused by the steps that occur naturally as the semiconductor process progresses, an effective lift-off process is performed when the lift-off process is performed using a multilayer photoresist. The influence on the semiconductor device is large.

본 발명은 이러한 점을 감안하여 된 것으로서, 다층 포토리지스트를 이용한 리프트 오프 공정에서 포토리지스트를 형성된 평탄화층에서의 일어나 빛에 의한 부산물의 힘을 이용해 평탄화층을 제거하는데 필요한 리프트 오프 공정시간을 단축함에 있다.The present invention has been made in view of this point, and in the lift-off process using a multi-layer photoresist, the lift-off process time required to remove the planarization layer by using the force of by-products caused by light occurs in the planarization layer in which the photoresist is formed. In short.

본 발명에따라 부산물의 힘을 이용해 리프트 오프 공정을 수행할 경우 종래의 공정 소요시간이 20배 이상 단축된다.When performing the lift-off process using the force of the by-product according to the present invention, the conventional process time is reduced by more than 20 times.

이하 첨부된 도면에 의해 본 발명을 일실시예로서 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings as follows.

반도체 공정이 진행되어 감에따라 실리콘 기판상에 자연히 스텝(Step)이 발생된다.As the semiconductor process proceeds, steps are naturally generated on the silicon substrate.

이런경우 포토마스킹에 문제가 생기는데, 노광하는 빛이 마스크 패턴 주위로 확산되어 웨이퍼 표면의 패턴 크기를 바꾸게 된다.This causes problems with photomasking, where the light that is exposed diffuses around the mask pattern, changing the pattern size on the wafer surface.

또한 이러한 스텝은 금속 증착 공정에 있어서도 문제점을 야기시킨다. 금속 증착공정의 주요 목적은 균일한 막 적층에 있는데 표면에 스텝이 있을 경우의 박막 증착은 더욱 어려워 진다.This step also causes problems in the metal deposition process. The main purpose of the metal deposition process is to deposit a uniform film, and thin film deposition becomes more difficult when there are steps on the surface.

심지어는 스텝이 형성된 층을 포토리지스트나 금속 박막으로 덮을때 끊어짐 현상이 발생할 수도 있다.Even breakage may occur when the stepped layer is covered with a photoresist or metal thin film.

스텝이 생긴 부도체층위에 포토리지스트를 도포하게 되면 부도체층의 각 스텝에서의 두께차이로 인해 그 위에 도포되는 포토리지스트층의 두께도 차이가 생기게 된다. 여기에 노광을 하게 되면 포토리지스트층의 두께차이로 인해 접속창 패턴들의 크기가 균일하게 현성되지 않게 되며, 따라서 접속창의 크기 또한 균일하지 않게 된다.When the photoresist is applied on the stepped non-conductor layer, the thickness of the photoresist layer applied thereon may also be different due to the difference in thickness at each step of the non-conductor layer. When the exposure is performed, the size of the connection window patterns is not uniformly generated due to the difference in thickness of the photoresist layer, and thus the size of the connection window is also not uniform.

이러한 접속창에 금속을 도포하게 되면 형성된 접속창들의 종횡비가 틀리므로 균일한 금속층이 형성되지 않으며 심지어는 끊어짐 현상까지 발생하게 된다.When the metal is applied to the connection window, the aspect ratio of the formed connection window is different, so that a uniform metal layer is not formed and even breakage occurs.

이러한 결점을 없애기 위해 부도체층을 식각하기 전에 평탄화층을 두게된다.To eliminate this drawback, a planarization layer is placed before etching the insulator layer.

따라서 제1a도에 도시된 바와 같이 스텝이 생긴 부도체층(6)위에 포토리지스트를 이용해 평탄화층(7)을 형성한다. 다시 상기 평탄화층(7)위에 부도체층(8)을 형성한다.Therefore, as shown in FIG. 1A, the planarization layer 7 is formed on the insulator layer 6 in which the step is formed using a photoresist. Again, the insulator layer 8 is formed on the planarization layer 7.

다음에 포토리지스트층(13)을 형성하고나서 접속창 패턴을 형성한다. 상기 접속창 패턴에 따라 부도체층(8)과 평탄화층(7)을 식각해 낸다. 평탄화층(7)과 부도체층(8)과 포토리지스트층(9)을 마스크로 사용하여 부도체층(6)중 접속창 부분을 식각하게 되면 제1b도에 도시된 바와 같이 형성된다.Next, after forming the photoresist layer 13, a connection window pattern is formed. The insulator layer 8 and the planarization layer 7 are etched according to the connection window pattern. Using the planarization layer 7, the nonconductor layer 8, and the photoresist layer 9 as a mask, the connection window portion of the nonconductor layer 6 is etched as shown in FIG. 1B.

부도체층(6)중 접속창 부분을 식각한 후 반응성 이온식각(Reactive Ion Etching)공정을 사용해 평탄화층(7)의 언더컬을 수행하고 포토리지스트층(9)을 제거하면 제1c도와 같이 형성된다.After etching the connection window portion of the non-conductor layer 6, undercuring the planarization layer 7 by using a reactive ion etching process and removing the photoresist layer 9 is formed as in FIG. 1c. do.

여기서 평탄화층(7)을 언더컬함으로 제1d도에 도시된 바와 같이 금속(10)을 도포한 후 리프트 오프 공정에 의해 평탄화층(7)과 부도체층(8)과 중간층 위의 금속(10)을 제거했을때, 부도체층(6)위의 접속창과 인접한 부분에서 금속이 완전히 제거되지 않고 남게되는 현상을 제거할 수 있게 된다.Here, the flattening layer 7 is applied to the flattening layer 7, the non-conductive layer 8, and the metal 10 on the intermediate layer by applying a metal 10 as shown in FIG. When it is removed, it is possible to eliminate the phenomenon that the metal is not completely removed from the portion adjacent to the connection window on the insulator layer 6.

다음 공정으로 제1d도에 도시된 바와 같이 접속창 및 부도체층(8)위에 금속(10)을 다중도포(multideposition)한다.In the following process, the metal 10 is multidepositioned on the connection window and the non-conductive layer 8 as shown in FIG. 1D.

원하는 부분에만 패턴을 남겨두기 위해 평탄화층(7)과 부도체층(8) 및 부도체층(8)위의 금속(10)은 제거되어야 한다.The planarization layer 7 and the non-conductor layer 8 and the metal 10 on the non-conductor layer 8 must be removed in order to leave the pattern only in the desired portion.

이때, 제거할 부분이 남겨지는 부분(접속창을 채운 금속부분)보다 상당히 많으므로 리프트 오프 공정시 상당히 시간이 걸리게 되며 완전히 제거하지 못하는 경우도 발생하므로 결과적으로 반도체 장치의 질을 저하시키는 결점이 있다.At this time, since the part to be removed is considerably larger than the remaining part (the metal part filling the connection window), it takes a long time during the lift-off process and may not be able to remove it completely. As a result, the quality of the semiconductor device is deteriorated. .

따라서 제2도에 도시된 바와 같이 리프트 오프 공정을 수행하기 전에 실리콘 기판상에 가열에 의한 일이나 자외선등의 빛을 가하게 되면 평탄화층(7)인 포토리지스트에서 질소가스(N₂), 물, 암모니아가스(NH₃)등의 부산물이 발생되어 기포나 습기가 생성됨으로 부도체층(6)과 평탄화층(7) 사이의 접속이 들뜨게 된다.Therefore, as shown in FIG. 2, when heating work or ultraviolet light is applied to the silicon substrate before the lift-off process, nitrogen gas (N 2), water, By-products such as ammonia gas (NH 3) are generated to generate bubbles or moisture, which causes the connection between the insulator layer 6 and the planarization layer 7 to be excited.

이와같이 부도체층(6)과 평탄화층(7)이 들뜨게 됨으로써 리프트 오프 공정이 용이해 지며 가스를 불어넣는 것과 같은 약간의 물리적인 힘으로도 용이하게 평탄화층을 제거할 수 있게 된다.As the non-conductive layer 6 and the planarization layer 7 are lifted up, the lift-off process is facilitated, and the planarization layer can be easily removed even with a slight physical force such as blowing gas.

전술한 바와 같이 본 발명에 의하며 리프트 오프 공정에 소요되는 시간을 20배 이상 단축시킬 수 있으며 따라서 공정시간의 단축으로 보다 깨끗하며 양질의 반도체장치를 얻을 수 있게 된다.As described above, according to the present invention, the time required for the lift-off process can be shortened by 20 times or more, and thus, a cleaner and higher quality semiconductor device can be obtained by shortening the process time.

본 발명은 균일한 금속대 금속간의 연결을 위해 금속을 접속창과 평탄화층위에 도포된 부도체층(8)위에 먼저 도포한후, 평탄화층 및 부도체층(8)과 부도체층의 상부에 도포된 금속을 제거하고 다시 부도체층(6)위에 금속을 도포함으로써, 부도체층(6) 및 접속창에 금속을 도포하는 방법에서의 리프트 오프 공정에 관한 것이나, 이에만 국한되는 것은 아니다.In the present invention, the metal is first applied on the non-conductive layer 8 applied on the connection window and the flattening layer for uniform metal-to-metal connection, and then the metal applied on the flattening layer and the non-conductive layer 8 and the non-conductive layer is applied. By removing and applying the metal on the non-conductive layer 6 again, the lift-off process in the method of applying the metal to the non-conductive layer 6 and the connection window is not limited thereto.

예를들어, 접속창 및 부도체층위에 동시에 금속을 도포하는 종래의 방법에서도 본 발명에 따라 부산물을 이용한 리프트 오프 공정을 사용하면 발명의 상세한 설명 부분에서의 기술내용과 같이 공정시간을 단축 시킬 수 있을 것이다.For example, in the conventional method of simultaneously applying a metal on the access window and the non-conductive layer, the lift-off process using a by-product according to the present invention can shorten the process time as described in the detailed description of the invention. will be.

Claims (1)

반도체 제조를 위한 리프트 오프 공정에 있어서, 굴곡이 형성된 부도체층(6)위에 평탄화층(7)과 부도체의 중간층(8)을 형성시키는 공정과, 중간층(8)위에 포토리지스트층(9)을 도포하여 접속창 패턴을 형성시키는 공정과, 상기 패턴을 따라 중간층(8), 평탄화층(7) 및 부도체층(6)을 제거하여 접속창을 형성하는 공정과, 상기 식각된 평탄화층(7)을 언더컬하는 식각공정과, 포토리지스트층(9)을 제거한 후 금속(10)을 도포시키는 공정과, 중간층(8)위의 금속(10)을 실리콘 기판상에 열이나 빛을 가하는 리프트 오프 방법으로 제거시키는 공정을 포함하는 부산물을 이용한 리프트 오프 공정.In the lift-off process for semiconductor manufacturing, a step of forming the planarization layer 7 and the intermediate layer 8 of the non-conductor on the curved non-conductive layer 6, and the photoresist layer 9 on the intermediate layer 8 Coating to form a connection window pattern, removing the intermediate layer (8), planarization layer (7) and non-conductor layer (6) to form a connection window along the pattern, and etching the planarization layer (7). A process of applying a metal 10 after the photoresist layer 9 is removed, and a lift-off process of applying heat or light to the metal substrate 10 on the silicon layer. Lift off process using by-products, including the process of removing by a method.
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