Claims (2)
입력 트리거신호(TRIG)의 상승에지를 검출하는 트리거 상승에지 검출부(11)와, 그의 출력에 따라 동작하여 일정비트의 기준클럭(CLK)을 카운트한 후 일정펄스폭 유기 제어신호를 출력하는 펄스폭 유지제어부(12)와, 상기 트리거 상승에지 검출부(11)의 출력신호에 따라 펄스 출력(VO)을 시작하여 상승 펄스폭 유지제어부(12)의 제어신호가 입력될 때까지 그 펄스출력(VO)의 펄스폭을 유지시키는 출력 플립플롭부(13)로 구성한 것을 특징으로 하는 일정펄스폭을 갖는 1쇼트회로.The trigger rising edge detection unit 11 for detecting the rising edge of the input trigger signal TRIG, and the pulse width for outputting a predetermined pulse width organic control signal after counting the reference clock CLK of a predetermined bit by operating according to its output. The pulse output VO is started in accordance with the holding control unit 12 and the output signal of the trigger rising edge detection unit 11 until the control signal of the rising pulse width holding control unit 12 is input. A short circuit having a constant pulse width, characterized by comprising an output flip-flop portion (13) which maintains a pulse width of the pulse width.
제1항에 있어서, 트리거 상승에지 검출부(11)는 트리거 신호(TRIG)를 플립플롭(F1)에 입력(D1)하고, 그의 출력(Q1)을 플립플롭(F2)에 입력(D2)시켜 상기 플립플롭(F1),(F2)의 출력(Q1), 2및 리세트신호를 낸드게이트(ND1)에서 조합후 인버터(I1)를 통해 출력하도록 하고, 펄스폭 유지제어부(12)는 상기 인버터(I1)의 출력을 클럭퍼스(CP3)로 인가받는 플립플롭(F3)의 출력(Q3)을 카운트(CNT1)및 플립플롭(F4)의 인에이블 제어신호로 인가하여 그 카운터(CNT1)가 일정비트의 기준클럭(CLK)을 카운트한 그의 출력(QO),(Qn)을 낸드게이트(ND3)에서 조합한 후 상기 플립플롭(F4)의 입력(D4)으로 인가하고, 그의 출력(Q4)을 일정펄스폭 유지 제어신호로 출력함과 아울러 낸드게이트(ND2)에서 상기 리세트신호와 조합후 인버터(12)를 통해 상기 플립플롭(F3)의 인에이블 제어를 하도록 하며, 출력 플립플롭부(13)는 플립플롭(F5)의 클럭펄스(CP5)신호로 상기 인버터(I1)을 출력을 인가받고, 칩 디스에이블 신호상기 플립플롭(F4)의 출력(Q4)을 인가받아 그의 출력(Q5)인 최종출력(VO)을 하도록 구성한 것을 특징으로 하는 일정펄스폭을 갖는 1쇼트회로.The trigger rising edge detection unit 11 inputs the trigger signal TRIG to the flip-flop F1 and inputs its output Q1 to the flip-flop F2. The output of the flip-flop F1, F2 (Q1), 2 and reset signal Is outputted through the inverter I1 after the combination at the NAND gate ND1, and the pulse width maintaining control unit 12 outputs the flip-flop F3 receiving the output of the inverter I1 to the clockperth CP3. (Q3) is applied as the enable control signal of the count (CNT1) and the flip-flop (F4), and its output (QO) and (Qn) whose counter (CNT1) counts a reference bit (CLK) of a predetermined bit After the combination at the gate ND3, it is applied to the input D4 of the flip-flop F4, and its output Q4 is output as a constant pulse width maintaining control signal and the reset signal at the NAND gate ND2. After the combination with the inverter 12 to enable the control of the flip-flop (F3), the output flip-flop unit 13 is a clock pulse (CP5) signal of the flip-flop (F5) to the inverter (I1). On-demand output, chip disable signal A short circuit having a constant pulse width, characterized in that configured to receive the output (Q4) of the flip-flop (F4) to the final output (VO) of its output (Q5).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.