KR100214569B1 - Pulse width discrimination circuit - Google Patents

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Abstract

본 발명은 펄스폭 판별회로에 관한 것으로, 종래의 펄스출력회로는 입력펄스신호에 따라 플립플롭의 반전출력단자에서 출력되는 반전출력신호의 펄스폭이 한정없이 증가할 수 있고, 이에 따라 입력펄스신호를 정확히 검출할 수 없는 문제점이 있었다. 따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 반전출력단자에서 출력되는 반전출력신호의 펄스폭이 한정없이 증가함을 방지하여, 일정범위내의 펄스폭 신호 만을 정확히 검출할 수 있는 효과가 있다.The present invention relates to a pulse width determining circuit, and in the conventional pulse output circuit, the pulse width of the inverted output signal outputted from the inverted output terminal of the flip-flop can be increased without limitation according to the input pulse signal, and thus the input pulse signal There was a problem that can not be detected accurately. Therefore, the present invention was devised to solve the above-described problems, and the pulse width of the inverted output signal output from the inverted output terminal can be prevented from increasing without limitation, so that only a pulse width signal within a certain range can be accurately detected. It has an effect.

Description

펄스폭 판별회로Pulse width discrimination circuit

본 발명은 펄스폭 판별회로에 관한 것으로, 특히 출력펄스폭의 범위설정이 가능한 펄스폭 판별회로에 관한 것이다.The present invention relates to a pulse width determining circuit, and more particularly, to a pulse width determining circuit capable of setting a range of an output pulse width.

도1은 종래의 펄스출력 회로로서, 이에 도시한 바와 같이 전원전압(VDD)은 입력단자(D)에 입력되고, 입력펄스신호(IN)는 클럭단자(C)로 입력되며, 세트단자(S)는 접지 되어 있고, 출력단자(Q)와 리셋(RESET)단자(R) 사이에 저항(R1)과 다이오드(D1)가 병렬로 연결되어 있으며, 리셋단자(R)와 접지사이에 커패시터(C1)가 연결되어 있는 플립플롭(FF1)과, 상기 입력펄스신호(IN)는 입력단자(D)로 입력되고 상기 플립플롭(FF1)의 반전출력단자(

Figure kpo00001
)의 출력신호는 클럭단자(C)로 입력되며, 세트단자(S)는 접지되어 있고 상기 입력펄스신호(IN)는 인버터(INV1)에 의해 반전되어 리셋단자(R)에 입력되는 플립플롭(FF2)으로 구성된 것으로, 이와 같은 종래 펼스출력회로의 동작을 펼스출력회로의 주요부분의 파형도인 도2를 참조하여 설명한다.1 is a conventional pulse output circuit, in which the power supply voltage VDD is input to the input terminal D, the input pulse signal IN is input to the clock terminal C, and the set terminal S. As shown in FIG. ) Is grounded, resistor (R1) and diode (D1) are connected in parallel between output terminal (Q) and reset terminal (R), and capacitor (C1) between reset terminal (R) and ground. ) Is connected to the flip-flop (FF1), and the input pulse signal (IN) is input to the input terminal (D) and the inverted output terminal of the flip-flop (FF1)
Figure kpo00001
The output signal of) is input to the clock terminal C, the set terminal S is grounded, and the input pulse signal IN is inverted by the inverter INV1 and input to the reset terminal R. FF2), the operation of such a conventional pull output circuit will be described with reference to FIG. 2, which is a waveform diagram of a main part of the pull output circuit.

도2의 ①과 같이 입력펄스신호(IN)가 가해지면 그 입력펄스신호(IN)의 상승 에지에서 플립플롭(FF1)이 트리거(trigger)되어, 그의 출력단자(Q)에 출력되는 고전위는 저항(R1)을 통해 커패시터(C1)에 충전되어 그 플립플롭(FF1)의 리셋단자(R)에 인가되므로, 그 커패시터(C1)의 충전전압이 소정 전압 이상으로 될 때 상기 플립플롭(FF1)은 리셋되어 그의 출력신호가 반전된다. 즉 플립플롭(FF1)의 반전출력단자(

Figure kpo00002
)에도 도2의 ②와 같이 저항(R1) 및 커패시터(C1)의 시정수에 따른 일정폭의 저전위가 출력된다. 이와같이 플립플롭(FF1)의 반전출력단자(
Figure kpo00003
)에 출력되는 신호는 플립플롭(FF2)의 클럭단자(C1)에 인가되어 입력단자(D)로 입력되는 신호를 출력단자(Q)로 출력하게 된다.2, when the input pulse signal IN is applied, the flip-flop FF1 is triggered on the rising edge of the input pulse signal IN, and the high potential output to the output terminal Q thereof is Since the capacitor C1 is charged through the resistor R1 and applied to the reset terminal R of the flip-flop FF1, the flip-flop FF1 when the charging voltage of the capacitor C1 becomes higher than or equal to a predetermined voltage. Is reset and its output signal is inverted. In other words, the inverting output terminal of the flip-flop (FF1)
Figure kpo00002
In Fig. 2, as shown in Fig. 2, a low potential having a predetermined width is output according to the time constants of the resistor R1 and the capacitor C1. In this way, the inverting output terminal of the flip-flop FF1 (
Figure kpo00003
) Is applied to the clock terminal C1 of the flip-flop FF2 to output the signal input to the input terminal D to the output terminal Q.

결국, 상기 플립플롭(FF2)의 입력단자(D)로 입력되는 입력펄스신호(IN)의 펄스폭이 상기 플립플롭(FF1) 외부의 시정수에 의해 정해져 그의 반전출력단자(

Figure kpo00004
)로 출력되는 저전위의 펄스폭보다 길때만 도2의 ③과 같이 상기 플립플롭(FF2)의 출력단자(Q)에 고전위 펄스가 출력된다. 한편, 상기 플립플롭(FF2)의 입력단자(D)로 입력되는 입력펄스신호(IN)가 저전위로 되면 그 저전위는 인버터(INV1)를 통해 고전위로 반전되어 그의 리셋단자(R)에 인가되므로 리셋(RESET)되고 이에 따라 그의 출력단자(Q)에 저전위가 출력된다.As a result, the pulse width of the input pulse signal IN inputted to the input terminal D of the flip-flop FF2 is determined by a time constant outside the flip-flop FF1, and its inverted output terminal (
Figure kpo00004
Only when it is longer than the pulse width of the low potential to be output to the high potential pulse is output to the output terminal (Q) of the flip-flop (FF2) as shown in ③ of FIG. On the other hand, when the input pulse signal IN inputted to the input terminal D of the flip-flop FF2 becomes low potential, the low potential is inverted to high potential through the inverter INV1 and applied to its reset terminal R. The low potential is output to the output terminal Q thereof.

그러나, 이상에서 설명한 종래의 펄스출력회로는 입력펄스신호에 따라 플립플롭(FF1)의 반전출력단자(

Figure kpo00005
)에서 출력되는 반전출력신호의 펄스폭이 한정없이 증가할 수 있고, 이에 따라 입력펄스신호를 정확히 검출할 수 없는 문제점이 있었다.However, the conventional pulse output circuit described above has the inverted output terminal of the flip-flop FF1 according to the input pulse signal.
Figure kpo00005
The pulse width of the inverted output signal output from the N may increase without limitation, and thus there is a problem in that the input pulse signal cannot be accurately detected.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기위하여 창안한 것으로, 반전출력단자에서 출력되는 반전출력신호의 펄스폭이 한정없이 증가함을 방지하여, 일정범위내의 펄스폭 신호만을 정확히 검출할 수 있게 한 펄스폭 판별회로를 제공함에 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned problems, and the pulse width of the inverted output signal output from the inverted output terminal can be prevented from increasing without limitation, so that only a pulse width signal within a certain range can be accurately detected. It is an object to provide a pulse width determination circuit.

도1은 종래의 펄스 출력회로도.1 is a conventional pulse output circuit diagram.

도2는 도1의 주요부분 출력파형도.2 is an output waveform diagram of a main part of FIG. 1;

도3은 본 발명 펄스폭 판별회로도.3 is a pulse width discrimination circuit diagram of the present invention;

도4는 도3의 주요부분 출력파형도4 is an output waveform diagram of a main part of FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

MM1, MM2 : 단안정 멀티 바이브레이터 C10,C11 : 커패시터MM1, MM2: Monostable Multivibrator C10, C11: Capacitor

R10~R12 : 저항 ND1~ND4 : 낸드 게이트R10 ~ R12: Resistor ND1 ~ ND4: NAND Gate

상기와 같은 목적을 갖는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings of the present invention having the above object as follows.

도3은 본 발명 펄스폭 판별회로도로서, 이에 도시한 바와 같이 전원전압(VDD)을 저항(R12)을 거쳐 반전입력단자(B) 및 세트단자(CD)로 입력받고 저항(R10) 및 커패시터(C10)에 의해 소정 시정수를 가지며, 입력펄스신호(IN)를 입력단자(A)로 입력받아 트리거 동작하는 단안정 멀티 바이브레이터(MM1: 이하 모노 멀티라고 한다.)와, 두 개의 입력단이 공통접속되고 순차적으로 연결되어 상기 입력펄스신호(IN)를 입력받아 지연시키는 낸드게이트(ND1),(ND2)와, 상기 모노 멀티(MM1)의 반전출력단자(

Figure kpo00006
)에서 출력되는 반전출력신호와 상기 낸드게이트(ND1, ND2)에 의해 지연된 입력펄스신호를 낸드 조합하는 낸드게이트(ND3)와, 상기 낸드게이트(ND)의 출력신호를 반전입력단자(B)로 입력받고 입력단자(A)는 접지되어 있으며 상기 저항(R12)을 통해 전원전압(VDD)을 세트단자(CD)로 입력받으며 저항(R11) 및 커패시터(C11)에 의해 소정 시정수를 갖는 모노 멀티(MM2)와, 상기 낸드게이트(ND3)의 출력신호와 상기 모노멀티(MM2)의 출력단자(Q)에서 출력되는 출력신호를 낸드조합하여 출력펄스신호(OUT)를 출력하는 낸드게이트(ND4)로 구성한 것으로, 이와 같이 구성된 본 발명의 동작을 상기 도3의 각부 파형도인 도4를 참조하여 상세히 설명한다.3 is a circuit diagram of a pulse width determining circuit of the present invention. As shown in FIG. 3, the power supply voltage VDD is inputted through the resistor R12 to the inverting input terminal B and the set terminal CD, and the resistor R10 and the capacitor ( A monostable multivibrator (MM1: hereinafter referred to as mono multi) having a predetermined time constant, which receives an input pulse signal IN from the input terminal A and triggers a trigger, and two input terminals are commonly connected. And sequentially connected to the NAND gates ND1 and ND2 for receiving and delaying the input pulse signal IN, and the inverted output terminal of the mono multi MM1 (
Figure kpo00006
NAND gate (ND3) for NAND combining the inverted output signal output from the NAND and the input pulse signal delayed by the NAND gates (ND1, ND2), and the output signal of the NAND gate (ND) to the inverting input terminal (B). The input terminal A is grounded and the power supply voltage VDD is input to the set terminal CD through the resistor R12, and the mono multi has a predetermined time constant by the resistor R11 and the capacitor C11. NAND gate ND4 for outputting an output pulse signal OUT by NAND combining MM2 and an output signal of the NAND gate ND3 and an output signal output from the output terminal Q of the mono multi MM2. The operation of the present invention configured as described above will be described in detail with reference to FIG. 4, which is a waveform diagram of each part of FIG.

도4의 ①과 같은 입력펄스신호(IN)가 입력되면, 입력펄스신호(IN)의 상승에지에서 모노멀티(MM1)가 트리거되어, 그 모노멀티(MM1)의 반전출력단자(

Figure kpo00007
)에서는 도4의 ②와 같이 저항(R10) 및 커패시터(C10)의 시정수(TA)에 따른 일정폭의 저전위 펄스신호가 출력되고, 이 출력펄스신호와 낸드게이트(ND1,ND2)에 의해 지연된 상기 입력펄스신호(IN)는 낸드게이트(ND3)의해 낸드조합되어 출력되는데, 이는 도4의 ③에 도시한 바와 같이 상기 입력펄스신호(IN)의 폭(Ti)이 상기 모노멀티(MM1)의 시정수(TA)에 따른 저전위의 펄스폭보다 길때만 상기 낸드게이트(ND3)에서 그 폭차이 만큼의 폭을 갖는 저전위의 펄스신호가 출력되며, 이 저전위 펄스신호가 모노멀티(MM2)의 반전입력단자(B)에 인가되므로, 그 펄스신호의 하강에지에서 그 모노멀티(MM2)가 트리거 되고, 이에 따라 그 모노멀티(MM2)의 출력단자(Q)에는 도4의 ④에 도시한 바와 같이 저항(R11) 및 커패시터(C11)의 시정수(TB)에 따른 일정폭의 고전위 펄스신호가 출력되어, 상기 낸드게이트(ND3) 출력신호와 낸드게이트(ND4)에서 낸드조합된다. 따라서 상기 모노멀티(MM2)에서 출력되는 고전위 펄스신호의 폭보다 상기 낸드게이트(ND3)에서 출력되는 저전위 펄스신호의 폭이 짧은 경우에만 도4의 ⑤에 도시한 바와 같이 그 낸드게이트(ND4)에서 폭차이 만큼의 폭을 갖는 저전위 펄스신호가 출력된다.When the input pulse signal IN as shown in ① in FIG. 4 is input, the monomulti MM1 is triggered at the rising edge of the input pulse signal IN, and the inverted output terminal of the mono multi MM1 (
Figure kpo00007
In FIG. 4, a low-potential pulse signal having a predetermined width corresponding to the time constant T A of the resistor R10 and the capacitor C10 is output to the output pulse signal and the NAND gates ND1 and ND2 as shown in FIG. 4. The input pulse signal IN delayed by the NAND is output by NAND combining by the NAND gate ND3. As shown in (3) of FIG. 4, the width Ti of the input pulse signal IN is the monomulti (MM1). Only when the pulse width of the low potential according to the time constant (T A ) of) is low, a low potential pulse signal having a width corresponding to the width difference is output from the NAND gate ND3, and the low potential pulse signal is monomultiplied. Since it is applied to the inverting input terminal B of (MM2), the monomulti (MM2) is triggered at the falling edge of the pulse signal, and accordingly, the output terminal (Q) of the monomulti (MM2) is shown in (4) in FIG. As shown in FIG. 1, a high-potential pulse signal having a predetermined width is output according to the time constant T B of the resistor R11 and the capacitor C11. For example, a NAND combination is performed on the NAND gate ND3 output signal and the NAND gate ND4. Therefore, the NAND gate ND4 as shown in ⑤ of FIG. 4 only when the width of the low potential pulse signal output from the NAND gate ND3 is shorter than the width of the high potential pulse signal output from the monomulti MM2. ), A low-potential pulse signal having a width equal to the difference is output.

결국, 상기 모노멀티(MM2)의 시정수(TB)를 모노멀티(MM1)의 시정수(TA)보다 길게 설정시켜 놓으면 입력펄스신호(IN)의 펄스폭이 상기 시정수(TA)에 따른 펄스폭보다는 넓고 상기 시정수(TB)에 따른 펄스폭보다 짧은 범위에 든 경우에만 상기 낸드게이트(ND4)로부터 저전위의 출력펄스신호(OUT)가 출력된다.As a result, when the time constant T B of the monomulti MM2 is set longer than the time constant T A of the mono multi MM1, the pulse width of the input pulse signal IN becomes the time constant T A. The output pulse signal OUT of the low potential is output from the NAND gate ND4 only when the width is wider than the pulse width and is shorter than the pulse width according to the time constant T B.

이상에서 상세히 설명한 바와 같이 본 발명 펄스폭 판별회로는 입력펄스신호의 펄스폭이 일정범위내에 들 경우에만 그를 정확히 검출할 수 있는 효과가 있다.As described in detail above, the pulse width determining circuit of the present invention has an effect of accurately detecting the pulse width of the input pulse signal only when it falls within a predetermined range.

Claims (1)

저항(R10) 및 커패시터(C10)에 의한 일정 시정수를 갖고 입력펄스신호를 입력단자(A)에 입력받아 트리거동작하는 단안정 멀티 바이브레이터(MM1)와, 상기 입력펄스신호를 시간지연용 낸드게이트(ND1,ND2)를 통해 입력받아 상기 단안정 멀티 바이브레이터(MM1)의 반전출력신호와 낸드조합하는 낸드게이트(ND3)와, 저항(R11) 및 커패시터(C11)에 의해 상기 단안정 멀티 바이브레이터(MM1)의 시정수보다 긴 일정 시정수를 갖고 상기 낸드게이트(ND)의 출력신호를 반전입력단자(B)에 입력받아 트리거 동작하는 단안정 멀티 바이브레이터(MM2)와, 상기 낸드게이트(ND3)의 출력신호와 상기 단안정 멀티 바이브레이터(MM2)의 출력신호를 낸드조합하여 출력펄스신호를 출력하는 낸드게이트(ND4)로 구성하여 된 것을 특징으로 하는 펄스폭 판별회로.A monostable multivibrator (MM1) having a predetermined time constant by the resistor (R10) and the capacitor (C10) and triggering the input pulse signal to the input terminal (A), and the NDL gate for the time delay of the input pulse signal. The monostable multivibrator MM1 is configured by a NAND gate ND3 which is input through (ND1, ND2) and NAND-combined with the inverted output signal of the monostable multivibrator MM1, and a resistor R11 and a capacitor C11. The monostable multivibrator MM2 and the output of the NAND gate ND3 which have a constant time constant longer than the time constant of θ) and are triggered by receiving the output signal of the NAND gate ND to the inverting input terminal B. And a NAND gate (ND4) for outputting an output pulse signal by NAND combining the signal and the output signal of the monostable multivibrator (MM2).
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