JP3600817B2

JP3600817B2 - Voltage comparison circuit

Info

Publication number: JP3600817B2
Application number: JP2002031287A
Authority: JP
Inventors: 成治渡辺
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2002-02-07
Filing date: 2002-02-07
Publication date: 2004-12-15
Anticipated expiration: 2018-03-05
Also published as: JP2002277492A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、信号のゼロクロスを検出できる電圧比較回路、特にヒステリシス特性により雑音の影響を抑制でき、誤動作を回避できる電圧比較回路に関するものである。
【０００２】
【従来の技術】
一般的に、入力信号のゼロクロスを検出する電圧比較回路は、入力信号の電圧レベルと所定の基準信号の電圧レベルとを比較し、その比較結果により入力信号が基準信号レベルを通過するポイントを検出する。
【０００３】
図１０は、このような電圧比較回路の基本構成例を示している。図示のように、電圧比較回路は、コンパレータＣＭＰ０と基準電圧Ｖ_ｒｅｆを提供する電圧源により構成されている。入力信号Ｖ_ｉｎはコンパレータＣＭＰ０の反転入力端子（−）に印加され、基準電圧Ｖ_ｒｅｆは、コンパレータＣＭＰ０の非反転入力端子（＋）に印加されている。入力信号Ｖ_ｉｎは、例えば、図１１（ａ）に示すように所定の基準値を中心にレベルが上下に変動する信号とする。コンパレータＣＭＰ０から図１１（ｂ）に示す出力信号Ｖ_０が得られる。このように、出力信号Ｖ_０のレベル変化エッジにより、入力信号Ｖ_ｉｎのレベルが基準値を通過した時点を正確に把握することができる。
【０００４】
しかし、入力信号Ｖ_ｉｎに雑音が混入されている場合には、図１０に示す電圧比較回路では正確な結果が得られない。例えば、図１２の波形図に示すように、入力信号Ｖ_ｉｎに混入されている雑音の影響により、入力信号Ｖ_ｉｎのレベルが基準電圧Ｖ_ｒｅｆに接近している場合に、入力信号Ｖ_ｉｎのレベルが基準電圧Ｖ_ｒｅｆを複数回通過し、これに応じて出力信号Ｖ_０の立ち上がりまたは立ち下がりエッジが不安定になる。
【０００５】
図１３および図１４は、入力信号Ｖ_ｉｎおよび出力信号Ｖ_０のレベル変化点付近を拡大して表示したものである。図１３（ａ）および（ｂ）に示すように、入力信号Ｖ_ｉｎのレベルが上昇し、基準電圧Ｖ_ｒｅｆに近づいている場合に、雑音の影響により信号レベルが所定の期間において基準電圧Ｖ_ｒｅｆを上下する。この間、出力信号Ｖ_０にランダムな幅を持つ複数のパルスが発生してしまう。いわゆる出力信号Ｖ_０に“髭”が生じる。入力信号Ｖ_ｉｎのレベルが降下して、基準電圧Ｖ_ｒｅｆに近づく場合には、図１４（ａ）および（ｂ）に示すように、同様に、出力信号Ｖ_０に“髭”が生じてしまう。
【０００６】
このように、入力信号Ｖ_ｉｎに雑音が混入した場合、図１０に示す単純な電圧比較回路においては、出力信号Ｖ_０の立ち上がりおよび立ち下がりエッジが不安定になる。この問題を解決するために、図１５および図１６に示すヒステリシス特性を有する電圧比較回路が提案されている。
【０００７】
図１５（ａ）はヒステリシス特性を持つ電圧比較回路の一例を示す回路図である。図示のように、本例の電圧比較回路においては、出力信号Ｖ_０を抵抗素子Ｒ３を介して基準電圧Ｖ_ｒｅｆの発生回路にフィードバックさせることにより、電圧比較回路にヒステリシス特性を持たせている。
【０００８】
基準電圧Ｖ_ｒｅｆは、電源電圧Ｖ_ＣＣと共通電位Ｖ_ＳＳとの間に接続されている二つの抵抗素子Ｒ１とＲ２で生じた分圧電圧である。ここで、例えば、抵抗素子Ｒ１およびＲ２の抵抗値をそれぞれｒ１，ｒ２とし、共通電位Ｖ_ＳＳを０Ｖとすると、基準電圧Ｖ_ｒｅｆの電圧値ｖ_ｒｅｆは、次式より求まる。
【０００９】
【数１】
ｖ_ｒｅｆ＝Ｖ_ＣＣ・ｒ２／（ｒ１＋ｒ２） …（１）
【００１０】
同図（ｃ）に示すように、コンパレータＣＭＰ０において、入力端子（＋）に印加される基準電圧Ｖ_ｒｅｆのレベルが反転入力端子（−）に印加される入力信号Ｖ_ｉｎのレベルより高い場合、ハイレベルの信号、例えば、電源電圧Ｖ_ＣＣレベルの信号が出力され、逆に入力端子（＋）に印加される基準電圧Ｖ_ｒｅｆのレベルが反転入力端子（−）に印加される入力信号Ｖ_ｉｎのレベルより低い場合、ローレベルの信号、例えば，共通電位Ｖ_ＳＳレベルの信号が出力される。
【００１１】
コンパレータＣＭＰ０の出力信号Ｖ_０が抵抗素子Ｒ３を介して、抵抗素子Ｒ１とＲ２との接続点にフィードバックされているので、ここで、抵抗素子Ｒ３の抵抗値をｒ３とし、且つ抵抗素子Ｒ１とＲ３の並列抵抗値をｒ１３として、抵抗素子Ｒ２とＲ３との並列抵抗値をｒ２３とすると、図１５（ｂ）に示す電圧Ｖｔ＋およびＶｔ−のレベルがそれぞれ次式により与えられる。
【００１２】
【数２】
Ｖｔ＋＝Ｖ_ＣＣ・ｒ２／（ｒ１３＋ｒ２） …（２）
Ｖｔ−＝Ｖ_ＣＣ・ｒ２３／（ｒ１＋ｒ２３） …（３）
【００１３】
例えば、（ｒ１＝ｒ２＝ｒ３）の場合に、Ｖｔ＋＝０．６７Ｖ_ＣＣ、Ｖｔ−＝０．３３Ｖ_ＣＣとなる。
このように、入力信号Ｖ_ｉｎのレベルが基準電圧Ｖ_ｒｅｆのレベルより低い場合に、コンパレータＣＭＰ０からハイレベルの出力信号Ｖ_０が出力される。このハイレベルの出力信号Ｖ_０が抵抗素子Ｒ３を介してフィードバックされるので、コンパレータＣＭＰ０の入力端子（＋）に式（２）に示す電圧Ｖｔ＋が入力される。入力信号Ｖ_ｉｎのレベルが上昇し、電圧Ｖｔ＋を越えたとき、コンパレータＣＭＰ０の出力信号Ｖ_０がローレベルに変化する。これに応じて、コンパレータＣＭＰ０の入力端子（＋）に式（３）に示す電圧Ｖｔ−が印加される。入力信号Ｖ_ｉｎのレベルが降下して、電圧Ｖｔ−以下になるとき、コンパレータＣＭＰ０の出力信号レベルが再び変化し、ローレベルからハイレベルに切り替わる。
【００１４】
このように、コンパレータＣＭＰ０の出力信号Ｖ_０をフィードバックし、これに応じて基準電圧Ｖ_ｒｅｆのレベルを制御することにより、電圧比較回路にヒステリシスを与えることができる。
【００１５】
図１６はヒステリシス特性を持つ電圧比較回路の他の構成例を示している。図示のように、本例においては、図１５に示す電圧比較回路とほぼ同様に、出力信号Ｖ_０をフィードバックし、これに応じて基準電圧Ｖ_ｒｅｆのレベルを制御し、電圧比較回路にヒステリシス特性を持たせている。
【００１６】
同図（ａ）に示すように、基準電圧Ｖ_ｒｅｆは、電源電圧Ｖ_ＣＣと共通電位Ｖ_ＳＳ間に接続されている抵抗素子Ｒ１、Ｒ２、Ｒ３およびｎＭＯＳトランジスタＮＴ０により発生される。ここで、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値をそれぞれｒ１，ｒ２，ｒ３として、また、ｎＭＯＳトランジスタＮＴ０がオン状態時の抵抗は、無視できる程度とすると、ｎＭＯＳトランジスタＮＴ０のオン／オフ状態に応じて、基準電圧Ｖ_ｒｅｆのレベルが次式により求められる。
【００１７】
【数３】
Ｖｔ−＝Ｖ_ＣＣ・ｒ２／（ｒ１＋ｒ２） …（４）
Ｖｔ＋＝Ｖ_ＣＣ・（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３） …（５）
【００１８】
ここで、Ｖｔ−はｎＭＯＳトランジスタＮＴ０がオン状態にあるときの基準電圧Ｖ_ｒｅｆのレベルで、Ｖｔ＋は、ｎＭＯＳトランジスタＮＴ０がオフ状態にあるときの基準電圧Ｖ_ｒｅｆのレベルである。また、式（４）と式（５）の間には、（Ｖｔ−＜Ｖｔ＋）の関係が成立する。
【００１９】
例えば、入力信号Ｖ_ｉｎのレベルが基準電圧Ｖ_ｒｅｆのレベルより高い場合、コンパレータＣＭＰ０’の出力端子からハイレベルの信号Ｖ_０が出力される。これに応じて、トランジスタＮＴ０がオン状態に保持され、基準電圧Ｖ_ｒｅｆは、式（４）に示すＶｔ−レベルに保持される。一方、入力信号Ｖ_ｉｎのレベルが基準電圧Ｖ_ｒｅｆのレベルより低い場合、コンパレータＣＭＰ０’の出力端子からローレベルの信号Ｖ_０が出力される。これに応じて、トランジスタＮＴ０がオフ状態に保持され、基準電圧Ｖ_ｒｅｆは、式（５）に示すＶｔ＋レベルに保持される。このように、コンパレータＣＭＰ０’の出力信号Ｖ_０をフィードバックすることにより、電圧比較回路にヒステリシス特性を与えることができ、雑音の影響を抑制することが可能である。
【００２０】
図１３の（ｃ）および同図（ｄ）は、ヒステリシス特性を持つ電圧比較回路に雑音が混入した入力信号Ｖ_ｉｎが入力した場合の出力信号Ｖ_０の波形を示している。図示のように、入力信号Ｖ_ｉｎのレベルが上昇し、基準電圧Ｖ_ｒｅｆのレベルを越えたとき、出力信号Ｖ_０のレベルが変化し、これに応じてコンパレータに入力される基準電圧がＶｔ−レベルとなり、それ以降の入力信号Ｖ_ｉｎの雑音によるレベル変動が出力信号Ｖ_０に影響を及ぼすことがなくなる。
同様に、入力信号Ｖ_ｉｎのレベルが降下し、基準電圧Ｖ_ｒｅｆのレベルより低くなったときの入出力信号の波形を図１４（ｃ）および同図（ｄ）に示している。図示のように、入力信号Ｖ_ｉｎのレベルが基準電圧Ｖ_ｒｅｆより低くなったとき、出力信号Ｖ_０のレベルが変化し、これに応じて、コンパレータに入力される基準電圧がＶｔ＋レベルとなる。このため、それ以降の入力信号の雑音による影響が抑制される。
【００２１】
【発明が解決しようとする課題】
ところで、上述した従来のヒステリシス特性を持つ電圧比較回路においては、コンパレータの出力信号のレベル変化点は、実際の入力信号Ｖ_ｉｎが基準電圧Ｖ_ｒｅｆを通過した時点よりΔｔの遅延が生じる。このため、時間や位相を重視する応用回路へは使用できないという不利益がある。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、入力信号が所定の基準電圧（比較用電圧）に達する時間を正確に検出することができ、当該入力信号に混入した雑音の影響を抑制でき、信号のレベル変化を高精度に検出可能な電圧比較回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧比較回路は、入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記遅延回路の遅延時間によって設定された所定の時間を計測するタイマ回路と、上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、を有し、上記比較用信号は、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記第１の基準値又は上記第３の基準値に設定され、その後上記所定の時間が経過すると上記第２の基準値に設定される。
【００２４】
また、本発明の電圧比較回路は、入力信号と比較用信号とを比較し、上記入力信号が上記比較用信号よりも大きい場合に第１のレベルの出力信号を出力し、上記入力信号が上記比較用信号よりも小さい場合に第２のレベルの出力信号を出力する比較回路と、上記出力信号が第１のレベルから第２のレベルに変化したことを検出する第１の検出回路と、上記出力信号が第２のレベルから第１のレベルに変化したことを検出する第２の検出回路と、第１と第２の時間を遅延時間としてもつ遅延回路を有し、上記第１の検出回路又は上記第２の検出回路の検出結果に応じて、上記遅延回路の遅延時間によって設定された第１の時間又は第２の時間を計測するタイマ回路と、上記比較用信号のレベルを電源電圧である第１の基準値、基準電位である第３の基準値、又は上記第１の基準値よりも小さく、上記第３の基準値よりも大きい第２の基準値に設定する比較用信号設定回路と、を有し、上記比較用信号は、上記第１の検出回路の検出結果に応じて上記第１の基準値に設定され、その後上記第１の時間が経過すると上記第２の基準値に設定され、上記第２の検出回路の検出結果に応じて上記第３の基準値に設定され、その後上記第２の時間が経過すると上記第２の基準値に設定される。
【００２５】
また、本発明では、好適には、上記遅延回路は直列に接続された複数のフリップフロップを有する。
【００２６】
更に、本発明では、好適には、上記第２の基準値は上記第１の基準値と上記第３の基準値との間のほぼ中央に位置する電位である。
【００２７】
本発明によれば、比較回路（コンパレータ）により、雑音が混入している入力信号と比較用信号設定回路からの比較用信号とが比較され、その比較結果に応じて第１または第２のレベルを持つ出力信号が発生される。上記コンパレータから出力される出力信号のレベルが変化したとき、比較用信号設定回路は、所定の期間だけ、例えば遅延回路により設定された遅延時間分だけ比較用信号を初期値（第２の基準値）と異なる第１または第３の基準値に設定し、当該遅延時間が経過した後、比較用信号が再び初期値（第２の基準値）に設定される。これによって、電圧比較回路にヒステリシス特性が付与されることになり、入力信号に混入した雑音の影響を抑制することができ、入力信号のレベル変化点を正確に検出することが可能となる。
【００２８】
【発明の実施の形態】
第１実施形態
図１は本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ１および遅延回路ＤＬＹ１，ＤＬＹ２により構成されている。
【００２９】
コンパレータＣＭＰ１の非反転入力端子（＋）に、比較対象となる信号Ｖ_ｉｎが入力され、反転入力端子（−）に、基準電圧切り替え回路ＳＷＣ１からの比較用電圧が入力される。コンパレータＣＭＰ１は、入力信号Ｖ_ｉｎのレベルと比較用電圧のレベルを比較し、比較結果に応じて所定のレベルを持つ信号Ｖ_０を出力する。例えば、入力信号Ｖ_ｉｎのレベルが比較用電圧のレベルよりも高い場合、ハイレベル、例えば、電源電圧Ｖ_ＣＣレベルの信号が出力され、逆に、入力信号Ｖ_ｉｎのレベルが比較用電圧のレベルよりも低い場合、ローレベル、例えば、共通電位Ｖ_ＳＳレベルの信号が出力される。
【００３０】
基準電圧切り替え回路ＳＷＣ１は、図示のように、スイッチＳ１，Ｓ２およびＳ３により構成されている。基準電圧切り替え回路ＳＷＣ１に、外部からｖ_ｒｅｆのレベルを持つ電圧が入力される。スイッチＳ１は、電圧ｖ_ｒｅｆの入力端子とノードＮＤ１との間に接続され、スイッチＳ２は、共通電位Ｖ_ＳＳとノードＮＤ１との間に接続され、スイッチＳ３は、電源電圧Ｖ_ＣＣとノードＮＤ１との間に接続されている。
スイッチＳ１は、ＮＯＲゲートＮＲＧＴ１からのスイッチ制御信号ＳＣ０によりオン／オフ状態が制御され、スイッチＳ２は、遅延回路ＤＬＹ１からのスイッチ制御信号ＳＣ１によりオン／オフ状態が制御され、スイッチＳ３は、遅延回路ＤＬＹ２からのスイッチ制御信号ＳＣ２によりオン／オフ状態が制御される。
ＮＯＲゲートＮＲＧＴ１の２つの入力端子に、それぞれスイッチ制御信号ＳＣ１，ＳＣ２が入力され、これらの制御信号に応じてスイッチ制御信号ＳＣ０が発生される。
【００３１】
回路動作時に、スイッチ制御信号ＳＣ１，ＳＣ２およびＳＣ３に応じて、スイッチＳ１，Ｓ２，Ｓ３の内、１つのみがオン状態に設定され、他の２つはオフ状態に保持される。スイッチＳ１がオン状態に設定されているとき、基準電圧ｖ_ｒｅｆがノードＮＤ１に出力され、スイッチＳ２がオン状態に設定されているとき、共通電位Ｖ_ＳＳがノードＮＤ１に出力され、スイッチＳ３がオン状態に設定されているとき、電源電圧Ｖ_ＣＣがノードＮＤ１に出力される。ノードＮＤ１の電圧は、比較用電圧として、コンパレータＣＭＰ１の反転入力端子（−）に入力される。
【００３２】
遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれコンパレータＣＭＰ１の出力信号Ｖ_０の立ち上がりエッジおよび立ち下がりエッジに対して、所定の遅延時間を与える。遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれの遅延時間に応じたスイッチ制御信号ＳＣ１およびＳＣ２を出力する。
【００３３】
遅延回路ＤＬＹ１は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４、さらにＡＮＤゲートＡＧＴ３により構成されている。ＤフリップフロップＤ−ＦＦ１の信号入力端子Ｄには、電源電圧Ｖ_ＣＣが印加され、出力端子ＱはＤフリップフロップＤ−ＦＦ２の信号入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑから、スイッチ制御信号ＳＣ１が出力される。ＤフリップフロップＤ−ＦＦ１のクロック入力端子にＡＮＤゲートＡＧＴ１の出力信号が印加される。ＡＮＤゲートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されている。
【００３４】
ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接続され、ＤフリップフロップＤ−ＦＦ３の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ３，Ｄ−ＦＦ４のクロック入力端子に、クロック信号ＣＬＫが入力されている。さらに、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３のリセット信号端子は、ＡＮＤゲートＡＧＴ３の出力端子に接続されており、ＤフリップフロップＤ−ＦＦ４のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。ＡＮＤゲートＡＧＴ３の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続されている。
【００３５】
遅延回路ＤＬＹ２は、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７およびＤ−ＦＦ８、さらにＡＮＤゲートＡＧＴ４により構成されている。ＤフリップフロップＤ−ＦＦ５の信号入力端子Ｄには、電源電圧Ｖ_ＣＣが印加され、出力端子ＱはＤフリップフロップＤ−ＦＦ６の信号入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑから、スイッチ制御信号ＳＣ２が出力される。ＤフリップフロップＤ−ＦＦ５のクロック入力端子にＡＮＤゲートＡＧＴ２の出力信号が印加される。ＡＮＤゲートＡＧＴ２の一方の入力端子はインバータ１の出力端子に接続され、インバータＩＮＶ１の入力端子はコンパレータＣＭＰ１の出力端子に接続されている。ＡＮＤゲートＡＧＴ２の他方の入力端子は遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。
【００３６】
ＤフリップフロップＤ−ＦＦ６の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ７の入力端子Ｄに接続され、ＤフリップフロップＤ−ＦＦ７の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ８の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ６，Ｄ−ＦＦ７，Ｄ−ＦＦ８のクロック入力端子に、クロック信号ＣＬＫが入力されている。さらに、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６，Ｄ−ＦＦ７のリセット信号端子は、ＡＮＤゲートＡＧＴ４の出力端子に接続されており、ＤフリップフロップＤ−ＦＦ８のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。ＡＮＤゲートＡＧＴ４の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚに接続されている。
【００３７】
図２は、本実施形態の動作を説明するための波形図である。以下、図１および図２を参照しつつ、本実施形態の電圧比較回路の動作について説明する。
まず、動作開始前に、リセット信号ＲＳＴが所定の時間においてローレベルに設定される。これに応じて、ＡＮＤゲートＡＧＴ３およびＡＧＴ４の出力信号が同じ時間においてローレベルに保持されるので、遅延回路ＤＬＹ１およびＤＬＹ２にあるすべてのＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ４およびＤ−ＦＦ５〜Ｄ−ＦＦ８がリセットされ、それぞれの出力端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００３８】
即ち、初期状態において、スイッチ制御信号ＳＣ１，ＳＣ２がともにローレベルに保持され、これに応じて、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルに保持される。この結果、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１のみがオン状態に保持され、他のスイッチＳ２，Ｓ３がともにオフ状態に保持される。このとき、電圧ｖ_ｒｅｆが比較用電圧としてコンパレータＣＭＰ１に供給される。
【００３９】
コンパレータＣＭＰ１において、入力信号Ｖ_ｉｎと比較用電圧（電圧Ｖ_ｒｅｆ）とが比較される。図２に示すように時間ｔ_０で入力信号Ｖ_ｉｎのレベルが比較用電圧（電圧Ｖ_ｒｅｆ）に達する。これに応じて、コンパレータＣＭＰ１の出力信号Ｖ_０がローレベルからハイレベルに切り替わる。このため、図１においてＡＮＤゲートＡＧＴ１の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、スイッチ制御信号ＳＣ１がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００４０】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ２がオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、共通電位Ｖ_ＳＳが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００４１】
クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００４２】
ＡＮＤゲートＡＧＴ３の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ１がハイレベルからローレベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００４３】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ２はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖ_ｒｅｆが再び比較用電圧としてコンパレータＣＭＰ１に供給される。
【００４４】
ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００４５】
次いで、図２に示すように、時間ｔ_１において、入力信号Ｖ_ｉｎのレベルが降下し、比較用電圧（電圧Ｖ_ｒｅｆ）のレベルに達する。これに応じてコンパレータＣＭＰ１の出力信号Ｖ_０がハイレベルからローレベルに切り替わる。このため、図１においてＡＮＤゲートＡＧＴ２の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、スイッチ制御信号ＳＣ２がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００４６】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ３がオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電源電圧Ｖ_ＣＣが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００４７】
そして、クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ６の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ７の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ８の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００４８】
ＡＮＤゲートＡＧＴ４の出力信号は、ＤフリップフロップＤ−ＦＦ８の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、それに応じて、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６およびＤ−ＦＦ７がリセットされる。これに応じて、スイッチ制御信号ＳＣ２がハイレベルからローレベルに切り替わり、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００４９】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ３はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖ_ｒｅｆが比較用電圧としてコンパレータＣＭＰ１に供給される。
【００５０】
ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ６およびＤ−ＦＦ７がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ８もリセットされ、反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００５１】
このように、入力信号Ｖ_ｉｎのレベルが比較用電圧（電圧Ｖ_ｒｅｆ）のレベルを越えたとき、基準電圧切り替え回路ＳＷＣ１により、比較用電圧は共通電位Ｖ_ＳＳレベルに設定され、遅延回路ＤＬＹ１により、クロック信号ＣＬＫの約３周期分の時間において、比較用電圧は共通電位Ｖ_ＳＳに保持され、その後再び初期値ｖ_ｒｅｆに設定される。同様に、入力信号Ｖ_ｉｎのレベルが比較用電圧（電圧Ｖ_ｒｅｆ）のレベルより低くなったとき、比較用電圧は電源電圧Ｖ_ＣＣレベルに設定され、遅延回路ＤＬＹ２により、クロック信号ＣＬＫの約３周期分の時間において、比較用電圧は電源電圧Ｖ_ＣＣに保持され、その後再び初期値ｖ_ｒｅｆに設定される。
【００５２】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１の出力信号の立ち上がりまたは立ち下がりエッジに応じて、遅延回路ＤＬＹ１またはＤＬＹ２を動作させ、遅延回路ＤＬＹ１の遅延時間内に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を共通電位Ｖ_ＳＳに保持し、遅延回路ＤＬＹ２の遅延時間内に、基準電圧切り替え回路ＳＷＣ１は比較用電圧を電源電圧Ｖ_ＣＣに保持する。遅延回路の遅延時間が経過した後、基準電圧切り替え回路ＳＷＣ１は、比較用電圧を再び初期値（電圧Ｖ_ｒｅｆ）に設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖ_ｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号のレベルが切り替わった後、所定の時間後に比較用電圧は、初期値（電圧Ｖ_ｒｅｆ）に再設定されるので、出力信号の遅延が回避され、入力信号が所定の基準値を通過するレベル変化点を正確に検出することが可能である。
【００５３】
なお、図１に示す回路例においては、遅延回路ＤＬＹ１，ＤＬＹ２はそれぞれ４段のＤフリップフロップにより構成されているが、本発明はこれに限定されるものではなく、遅延回路を構成するＤフリップフロップの段数を、雑音による影響を低減させるために必要な遅延時間をもとに、入力信号Ｖ_ｉｎおよびクロック信号ＣＬＫの周波数に応じて任意に設定することができる。さらに、必要に応じて任意にコンパレータの出力信号の立ち上がりエッジおよび立ち下がりエッジに応じて動作する遅延回路ＤＬＹ１およびＤＬＹ２の遅延時間を異なるように設定することも可能である。
【００５４】
第２実施形態
図３は本発明に係る電圧比較回路の第２の実施形態を示す回路図である。
本実施形態の電圧比較回路において、コンパレータＣＭＰ１および基準電圧切り替え回路ＳＷＣ１は、図１に示す本発明の第１の実施形態とほぼ同じであるが、他の構成部分は、第１の実施形態と異なる。図３において、図１と同様な構成部分は、図１と同じ符号を用いて表記する。
【００５５】
図３に示す電圧比較回路において、ＡＮＤゲートＡＧＴ１とＤフリップフロップＤ−ＦＦ１は、コンパレータＣＭＰ１の出力信号Ｖ_０の立ち上がりエッジを検出する第１のエッジ検出回路を構成し、インバータＩＮＶ１、ＡＮＤゲートＡＧＴ２およびＤフリップフロップＤ−ＦＦ５は、コンパレータＣＭＰ１の出力信号Ｖ_０の立ち下がりエッジを検出する第２のエッジ検出回路を構成している。
図示のように、本実施形態において、一つの遅延回路ＤＬＹ０のみを設けて、コンパレータＣＭＰ１の立ち上がりエッジおよび立ち下がりエッジの両方に対して所定の遅延時間を与える。
【００５６】
第１のエッジ検出回路において、ＡＮＤゲートＡＧＴ１の一方の入力端子はコンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は第２のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ１の出力端子は、ＤフリップフロップＤ−ＦＦ１のクロック入力端子に接続されている。ＤフリップフロップＤ−ＦＦ１の出力端子Ｑからスイッチ制御信号ＳＣ１が出力される。
【００５７】
第２のエッジ検出回路において、インバータＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力端子に接続され、ＡＮＤゲートＡＧＴ２の一方の入力端子はインバータＩＮＶ１の出力端子に接続され、他方の入力端子は第１のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ２の出力端子は、ＤフリップフロップＤ−ＦＦ５のクロック入力端子に接続されている。ＤフリップフロップＤ−ＦＦ５の出力端子Ｑからスイッチ制御信号ＳＣ２が出力される。
【００５８】
第１のエッジ検出回路は、コンパレータＣＭＰ１の出力信号Ｖ_０の立ち上がりエッジを検出する。即ち、出力信号Ｖ_０の立ち上がりエッジに応じてＤフリップフロップＤ−ＦＦ１の出力端子Ｑはローレベルからハイレベルに切り替えられる。そして、遅延回路ＤＬＹ０の遅延時間において、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ハイレベルに保持されるままとなる。なお、この間ＤフリップフロップＤ−ＦＦ１の反転出力端子Ｑｚがローレベルに保持されているので、ＡＮＤゲートＡＧＴ２の出力端子もローレベルに保持され、第２のエッジ検出回路は動作しない。
【００５９】
第２のエッジ検出回路は、コンパレータＣＭＰ１の出力信号Ｖ_０の立ち下がりエッジを検出する。即ち、出力信号Ｖ_０の立ち下がりエッジに応じてＤフリップフロップＤ−ＦＦ５の出力端子Ｑはローレベルからハイレベルに切り替えられる。そして、遅延回路ＤＬＹ０の遅延時間において、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ハイレベルに保持されるままとなる。この間ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚがローレベルに保持されているので、ＡＮＤゲートＡＧＴ１の出力端子もローレベルに保持され、第１のエッジ検出回路は動作しない。
【００６０】
このように、第１および第２のエッジ検出回路は、一方が動作するとき、他方の動作を禁止することができる。これによって、エッジ検出回路の誤動作を防止でき、コンパレータＣＭＰ１の入力信号Ｖ_ｉｎに混入した雑音の影響を抑制することが可能である。
【００６１】
遅延回路ＤＬＹ０は、ＯＲゲートＯＧＴ１、ＡＮＤゲートＡＧＴ５およびＤフリップフロップＤ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ４により構成されている。ＯＲゲートＯＧＴ１の２つの入力端子は、それぞれＤフリップフロップＤ−ＦＦ１およびＤ−ＦＦ５の出力端子Ｑに接続され、出力端子はＤフリップフロップＤ−ＦＦ２の入力端子Ｄに接続されている。ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ＤフリップフロップＤ−ＦＦ３の入力端子Ｄに接続され、その出力端子Ｑは、ＤフリップフロップＤ−ＦＦ４の入力端子Ｄに接続されている。
【００６２】
ＡＮＤゲートＡＧＴ５の一方の入力端子は、リセット信号ＲＳＴの入力端子に接続され、他方の入力端子は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚに接続されている。ＡＮＤゲートＡＧＴ５の出力端子は、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２，Ｄ−ＦＦ３およびＤ−ＦＦ５のリセット信号端子に接続されている。
【００６３】
図４は、本実施形態の電圧比較回路の動作を説明するための波形図である。以下、図３および図４を参照しつつ、本実施形態の動作を説明する。
まず、動作開始前に、リセット信号ＲＳＴが所定の時間においてローレベルに設定される。これに応じて、ＡＮＤゲートＡＧＴ５の出力信号もほぼ同じ時間においてローレベルに保持されるので、遅延回路ＤＬＹ０にあるすべてのＤフリップフロップＤ−ＦＦ２〜Ｄ−ＦＦ４および第１と第２のエッジ検出回路を構成するＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ５がリセットされ、それぞれの出力端子Ｑがローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００６４】
即ち、初期状態において、スイッチ制御信号ＳＣ１，ＳＣ２がともにローレベルに保持され、これに応じてＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルに保持されるので、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１のみがオン状態に保持され、他のスイッチＳ２，Ｓ３がともにオフ状態に保持されている。このとき、電圧ｖ_ｒｅｆが比較用電圧としてコンパレータＣＭＰ１に供給される。
【００６５】
コンパレータＣＭＰ１において、入力信号Ｖ_ｉｎと比較用電圧（電圧Ｖ_ｒｅｆ）とが比較される。図４に示すように時間ｔ_０で入力信号Ｖ_ｉｎのレベルが比較用電圧（電圧Ｖ_ｒｅｆ）のレベルに達する。これに応じて、コンパレータＣＭＰ１の出力信号Ｖ_０がローレベルからハイレベルに切り替わる。このため、ＡＮＤゲートＡＧＴ１の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、第１のエッジ検出回路によってコンパレータＣＭＰ１の出力信号の立ち上がりエッジが検出され、それに応じて、スイッチ制御信号ＳＣ１がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００６６】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ２がオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、共通電位Ｖ_ＳＳが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００６７】
ＤフリップフロップＤ−ＦＦ１の出力信号に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベルに保持される。その後クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００６８】
ＡＮＤゲートＡＧＴ５の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ１，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ１がハイレベルからローレベルに切り替えられ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００６９】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ２はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ３の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖ_ｒｅｆが比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７０】
遅延回路ＤＬＹ０において、ＤフリップフロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、その反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００７１】
次いで、図４に示すように、時間ｔ_１において、入力信号Ｖ_ｉｎのレベルが降下し、比較用電圧（電圧Ｖ_ｒｅｆ）のレベルに達する。これに応じてコンパレータＣＭＰ１の出力信号Ｖ_０がハイレベルからローレベルに切り替わる。このため、図３においてＡＮＤゲートＡＧＴ２の出力信号がローレベルからハイレベルに切り替わり、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑは、ローレベルからハイレベルに切り替わる。即ち、第２のエッジ検出回路によってコンパレータＣＭＰ１の出力信号の立ち下がりエッジが検出され、それに応じて、スイッチ制御信号ＳＣ２がローレベルからハイレベルに切り替わるので、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がハイレベルからローレベルに切り替わる。
【００７２】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ１がオン状態からオフ状態に切り替わり、スイッチＳ３がオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電源電圧Ｖ_ＣＣが比較用電圧としてコンパレータＣＭＰ１に出力される。
【００７３】
ＤフリップフロップＤ−ＦＦ５の出力信号に応じて、ＯＲゲートＯＧＴ１の出力信号がハイレベルに保持される。その後、クロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ２の出力端子Ｑは、ローレベルからハイレベルに切り替わり、また、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ３の出力端子もローレベルからハイレベルに切り替わる。さらに、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４の出力端子もローレベルからハイレベルに切り替わり、これに応じてＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚはハイレベルからローレベルに切り替わる。
【００７４】
ＡＮＤゲートＡＧＴ５の出力信号は、ＤフリップフロップＤ−ＦＦ４の反転出力端子Ｑｚのレベル変化に応じてハイレベルからローレベルに切り替わるので、ＤフリップフロップＤ−ＦＦ５，Ｄ−ＦＦ２およびＤ−ＦＦ３がリセットされる。これに応じて、スイッチ制御信号ＳＣ２がハイレベルからローレベルに切り替えられ、ＮＯＲゲートＮＲＧＴ１の出力信号、即ちスイッチ制御信号ＳＣ０がローレベルからハイレベルに立ち上がる。
【００７５】
このとき、基準電圧切り替え回路ＳＷＣ１において、スイッチＳ３はオン状態からオフ状態に切り替わり、スイッチＳ１はオフ状態からオン状態に切り替わる。なお、スイッチＳ２の状態は変化せず、オフ状態のままに保持される。この状態において、電圧ｖ_ｒｅｆが比較用電圧としてコンパレータＣＭＰ１に供給される。
【００７６】
遅延回路ＤＬＹ０において、ＤフリップフロップＤ−ＦＦ２およびＤ−ＦＦ３がリセットされた後、次のクロック信号ＣＬＫの立ち上がりエッジにおいて、ＤフリップフロップＤ−ＦＦ４もリセットされ、その反転出力端子Ｑｚがローレベルからハイレベルに切り替わる。
【００７７】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１は入力信号Ｖ_ｉｎと基準電圧切り替え回路ＳＷＣ１で設定した比較用電圧とを比較し、比較結果として信号Ｖ_０を出力する。第１および第２のエッジ検出回路はそれぞれ出力信号Ｖ_０の立ち上がりおよび立ち下がりエッジを検出し、検出信号に応じて遅延回路ＤＬＹ０が動作し、さらにエッジ検出回路の出力信号に応じて、基準電圧切り替え回路ＳＷＣ１を制御し、比較用電圧のレベルを設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖ_ｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号の時間遅延が回避され、入力信号Ｖ_ｉｎのレベル変化点を正確に検出することができる。
また、本実施形態は、前述した第１の実施形態に較べて、遅延回路を一つのみ有するので、回路構成が簡単化され、レイアウト面積の縮小が図れる。
【００７８】
なお、遅延回路ＤＬＹ０を構成するＤフリップフロップの段数は図３に例示した３段に限定されることなく、雑音による影響を低減させるために必要な遅延時間をもとに、入力信号Ｖ_ｉｎおよびクロック信号ＣＬＫの周波数に応じて任意に設定することができる。
【００７９】
第３実施形態
図５は本発明に係る電圧比較回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ２、遅延回路ＤＬＹ１ａおよびＤＬＹ２ａにより構成されている。
【００８０】
コンパレータＣＭＰ１は、上述した本発明の第１および第２の実施形態にあるコンパレータＣＭＰ１と同様であり、入力端子（＋）に印加される入力信号Ｖ_ｉｎと反転入力端子（−）に印加される比較用電圧とを比較し、比較結果に応じて所定のレベルを持つ信号Ｖ_０を出力する。例えば、入力信号Ｖ_ｉｎのレベルが比較用電圧のレベルよりも高い場合、電源電圧Ｖ_ＣＣレベルの信号が出力され、逆に、入力信号Ｖ_ｉｎのレベルが比較用電圧のレベルよりも低い場合、共通電位Ｖ_ＳＳレベルの信号が出力される。
【００８１】
基準電圧切り替え回路ＳＷＣ２は、図示のように、抵抗素子Ｒ１，Ｒ２、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１により構成されている。抵抗素子Ｒ１，Ｒ２は、電源電圧Ｖ_ＣＣと共通電位Ｖ_ＳＳとの間に直列に接続されており、その接続ノードＮＤ２の電圧は比較用電圧としてコンパレータＣＭＰ１に供給される。ｐＭＯＳトランジスタＰＴ１のソースは電源電圧Ｖ_ＣＣに接続され、ドレインはノードＮＤ２に接続され、ゲートに遅延回路ＤＬＹ２ａからの切り替え信号ＳＰ１が印加されている。ｎＭＯＳトランジスタＮＴ１のドレインはノードＮＤ２に接続され、ソースは共通電位Ｖ_ＳＳに接続され、ゲートに遅延回路ＤＬＹ１ａからの切り替え信号ＳＰ２が印加されている。
【００８２】
遅延回路ＤＬＹ１ａおよびＤＬＹ２ａは、例えば、図示のように単安定マルチバイブレータＯＳ１，ＯＳ２により構成されている。これらの単安定マルチバイブレータＯＳ１，ＯＳ２は、入力端子Ａに印加される入力信号の立ち下がりエッジまたは入力端子Ｂに印加される入力信号の立ち上がりエッジに応じて、出力信号Ｑが立ち上がる。抵抗素子とキャパシタにより設定される時定数に応じて、出力端子Ｑは一旦ハイレベルに保持され、その後出力端子Ｑが立ち下がり、ローレベルに保持される。
【００８３】
このため、遅延回路ＤＬＹ１ａの遅延時間Δｔ_１は、抵抗素子Ｒ３とキャパシタＣ１の値により決定され、遅延回路ＤＬＹ２ａの遅延時間Δｔ_２は、抵抗素子Ｒ４とキャパシタＣ２の値により決定される。遅延回路ＤＬＹ１ａおよびＤＬＹ２ａの遅延時間Δｔ_１，Δｔ_２は、入力信号Ｖ_ｉｎの周波数などに応じて設定される。なお、必要に応じて遅延回路ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間Δｔ_１，Δｔ_２を等しく設定できることはいうまでもない。
【００８４】
単安定マルチバイブレータＯＳ１の入力端子Ａは、共通電位Ｖ_ＳＳに接続され、入力端子Ｂは、ＡＮＤゲートＡＧＴ１の出力端子に接続されている。ＡＮＤゲートＡＧＴ１の一方の入力端子は、コンパレータＣＭＰ１の出力端子に接続され、他方の入力端子は、単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚに接続されている。単安定マルチバイブレータＯＳ１の出力端子Ｑから切り替え信号ＳＰ２が出力され、切り替え信号ＳＰ２は基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲートに印加される。
【００８５】
単安定マルチバイブレータＯＳ２の入力端子Ａは、ＡＮＤゲートＡＧＴ２の出力端子に接続され、入力端子Ｂは電源電圧Ｖ_ＣＣに接続されている。ＡＮＤゲートＡＧＴ２の一方の入力端子は、インバータＩＮＶ１の出力端子に接続され、他方の入力端子は、単安定マルチバイブレータＯＳ１の反転出力端子Ｑｚに接続されている。インバータＩＮＶ１の入力端子は、コンパレータＣＭＰ１の出力端子に接続されている。単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚから切り替え信号ＳＰ１が出力され、切り替え信号ＳＰ１は基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲートに印加される。
【００８６】
単安定マルチバイブレータＯＳ１，ＯＳ２のリセット信号端子は、リセット信号ＲＳＴの入力端子に接続されている。電圧比較回路が動作を開始するとき、リセット信号ＲＳＴが所定の時間において、ローレベルに設定されるので、これに応じて単安定マルチバイブレータＯＳ１，ＯＳ２がリセットされ、出力端子Ｑはローレベルに保持され、反転出力端子Ｑｚはハイレベルに保持される。
【００８７】
ＡＮＤゲートＡＧＴ１はコンパレータＣＭＰ１の出力信号Ｖ_０の立ち上がりエッジを検出する第１のエッジ検出回路を構成し、インバータＩＮＶ１およびＡＮＤゲートＡＧＴ２は出力信号Ｖ_０の立ち下がりエッジを検出する第２のエッジ検出回路を構成している。
【００８８】
図６は、本実施形態の動作を示す波形図である。以下、図５および図６を参照しつつ、本実施形態の動作を説明する。
図６に示すように、初期状態としてコンパレータＣＭＰ１の出力信号Ｖ_０がローレベルに保持され、また、リセット信号ＲＳＴにより、単安定マルチバイブレータＯＳ１，ＯＳ２がリセットされ、単安定マルチバイブレータＯＳ１の出力端子Ｑはローレベル、単安定マルチバイブレータＯＳ２の反転出力端子Ｑｚはハイレベルにそれぞれ保持されている。即ち、切り替え信号ＳＰ１がハイレベル、切り替え信号ＳＰ２がローレベルにそれぞれ設定されている。
【００８９】
この状態において、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に保持され、ノードＮＤ２の電圧は、抵抗素子Ｒ１，Ｒ２による分圧電圧で決まる。ここで、共通電位Ｖ_ＳＳを０Ｖとすると、初期状態において、比較用電圧の電圧値ｖ_ｒは、次式により求まる。
【００９０】
【数４】
ｖ_ｒ＝Ｖ_ＣＣ・ｒ２／（ｒ１＋ｒ２） …（６）
【００９１】
ここで、ｒ１，ｒ２はそれぞれ抵抗素子Ｒ１，Ｒ２の抵抗値である。
【００９２】
入力信号Ｖ_ｉｎのレベルが上昇し、比較用電圧（電圧Ｖ_ｒ）のレベルを越えたとき、コンパレータＣＭＰ１の出力信号Ｖ_０がローレベルからハイレベルに切り替わる。出力信号Ｖ_０の立ち上がりエッジにおいて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上がる。これに応じて単安定マルチバイブレータＯＳ１の出力端子Ｑもローレベルからハイレベルに切り替えられる。時間Δｔ_１の間に、単安定マルチバイブレータＯＳ１の出力端子Ｑがハイレベルに保持される。これに応じて基準電圧切り替え回路ＳＷＣ２において、ｎＭＯＳトランジスタＮＴ１がオン状態に保持され、比較用電圧は共通電位Ｖ_ＳＳに設定される。
【００９３】
遅延回路ＤＬＹ１ａの遅延時間Δｔ_１が経過した後、単安定マルチバイブレータＯＳ１の出力端子Ｑは、ローレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２においてｎＭＯＳトランジスタＮＴ１はオフ状態に設定されるので、比較用電圧は、初期値ｖ_ｒに切り替えられる。
【００９４】
入力信号Ｖ_ｉｎのレベルが降下し、比較用電圧（電圧Ｖ_ｒ）のレベルに達したとき、コンパレータＣＭＰ１の出力信号Ｖ_０がハイレベルからローレベルに切り替わる。出力信号Ｖ_０の立ち下がりエッジにおいて、ＡＮＤゲートＡＧＴ２の出力信号が立ち下がる。これに応じて単安定マルチバイブレータＯＳ２の出力端子Ｑがローレベルからハイレベルに切り替えられ、その反転出力端子Ｑｚはハイレベルからローレベルに切り替えられる。時間Δｔ_２の間に、単安定マルチバイブレータＯＳ２の出力端子Ｑがハイレベルに保持され、反転出力端子Ｑｚがローレベルに保持される。これに応じて基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１がオン状態に保持され、比較用電圧は電源電圧Ｖ_ＣＣに設定される。
【００９５】
遅延回路ＤＬＹ２ａの遅延時間Δｔ_２が経過した後、単安定マルチバイブレータＯＳ２の出力端子Ｑは、ローレベルに切り替わり、反転出力端子Ｑｚはハイレベルに切り替わる。基準電圧切り替え回路ＳＷＣ２においてｐＭＯＳトランジスタＰＴ１はオフ状態に設定されるので、比較用電圧は、初期値ｖ_ｒに切り替えられる。
【００９６】
以上説明したように、本実施形態によれば、コンパレータＣＭＰ１は入力信号Ｖ_ｉｎと基準電圧切り替え回路ＳＷＣ２で設定した比較用電圧とを比較し、比較結果として信号Ｖ_０を出力する。ＡＮＤゲートＡＧＴ１およびＡＧＴ２によりそれぞれ出力信号Ｖ_０の立ち上がりおよび立ち下がりエッジを検出し、立ち上がりエッジを検出したとき、遅延回路ＤＬＹ１ａを動作させ、立ち下がりエッジを検出したとき、遅延回路ＤＬＹ２ａを動作させる。これらの遅延回路から出力された切り替え信号ＳＰ１，ＳＰ２に応じて、基準電圧切り替え回路ＳＷＣ２を制御し、比較用電圧のレベルを設定するので、電圧比較回路にヒステリシス特性が付与され、入力信号Ｖ_ｉｎに混入した雑音の影響を抑制でき、安定した比較結果が得られる。さらに、出力信号Ｖ_０の時間遅延が回避され、入力信号Ｖ_ｉｎのレベル変化点を正確に検出することができる。
また、本実施形態において、遅延回路ＤＬＹ１ａ，ＤＬＹ２ａの遅延時間を制御するための外部クロック信号ＣＬＫが不要となるため、回路構成が簡単で、配線の簡単化が図れる。
【００９７】
第４実施形態
図７は本発明に係る電圧比較回路の第４の実施形態を示す回路図である。
図示のように、本実施形態の電圧比較回路は、コンパレータＣＭＰ１、基準電圧切り替え回路ＳＷＣ２および遅延回路ＤＬＹ１，ＤＬＹ２により構成されている。
【００９８】
コンパレータＣＭＰ１および遅延回路ＤＬＹ１，ＤＬＹ２は、前述した本発明の第１の実施形態のものと同じであり、また、基準電圧切り替え回路ＳＷＣ２は、図５に示す第３の実施形態の基準電圧切り替え回路と同じである。
【００９９】
図７に示すように、コンパレータＣＭＰ１と基準電圧切り替え回路ＳＷＣ２は、回路ブロック１０を構成している。当該回路ブロック１０は、端子３を介して、外部からの入力信号Ｖ_ｉｎをコンパレータＣＭＰ１の端子（＋）に入力し、さらに、端子１より遅延回路ＤＬＹ１から切り替え信号ＳＰ１を入力し、基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１のゲートに印加し、端子２より遅延回路ＤＬＹ２から切り替え信号ＳＰ２を入力し、基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１のゲートに印加する。
なお、切り替え信号ＳＰ１は、遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の出力端子Ｑから出力され、切り替え信号ＳＰ２は、遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚから出力される。
【０１００】
以下、図７を参照しつつ、本実施形態の動作について説明する。
電圧比較回路が動作する前に、リセット信号ＲＳＴにより初期状態に設定される。即ち、遅延回路ＤＬＹ１，ＤＬＹ２の各ＤフリップフロップＤ−ＦＦ１〜Ｄ−ＦＦ４，Ｄ−ＦＦ５〜Ｄ−ＦＦ８がリセットされ、出力端子Ｑがローレベルに、反転出力端子Ｑｚがハイレベルに保持される。即ち、初期状態において、切り替え信号ＳＰ１がローレベル、切り替え信号ＳＰ２がハイレベルにそれぞれ設定される。これに応じて、基準電圧切り替え回路ＳＷＣ２において、ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定され、比較用電圧は、抵抗素子Ｒ１，Ｒ２により設定された分圧電圧ｖ_ｒに設定される。
【０１０１】
コンパレータＣＭＰ１の立ち上がりエッジに応じて、ＡＮＤゲートＡＧＴ１の出力信号が立ち上がり、さらに、遅延回路ＤＬＹ１のＤフリップフロップＤ−ＦＦ１の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ１で設定された遅延時間において、ＤフリップフロップＤ−ＦＦ１の出力端子Ｑがハイレベルに保持され、その後、ローレベルに切り替えられる。
【０１０２】
切り替え信号ＳＰ１がハイレベルに保持されている間に、基準電圧切り替え回路ＳＷＣ２のｎＭＯＳトランジスタＮＴ１がオン状態に保持され、比較用電圧は共通電位Ｖ_ＳＳに設定される。
【０１０３】
コンパレータＣＭＰ１の立ち下がりエッジに応じて、ＡＮＤゲートＡＧＴ２の出力信号が立ち上がり、さらに、これに応じて遅延回路ＤＬＹ２のＤフリップフロップＤ−ＦＦ５の出力端子Ｑも立ち上がる。遅延回路ＤＬＹ２で設定された遅延時間において、ＤフリップフロップＤ−ＦＦ５の出力端子Ｑがハイレベルに保持され、その後、ローレベルに切り替えられる。ＤフリップフロップＤ−ＦＦ５の反転出力端子Ｑｚは出力端子Ｑがハイレベルの間に、ローレベルに保持される。即ち、切り替え信号ＳＰ２は、コンパレータＣＭＰ１の出力信号の立ち下がりエッジから、遅延回路ＤＬＹ２の遅延時間の間にローレベルに保持される。
【０１０４】
切り替え信号ＳＰ２がローレベルに保持されている間に、基準電圧切り替え回路ＳＷＣ２のｐＭＯＳトランジスタＰＴ１がオン状態に保持され、比較用電圧は電源電圧Ｖ_ＣＣに設定される。
【０１０５】
このように、遅延回路ＤＬＹ１，ＤＬＹ２および基準電圧切り替え回路ＳＷＣ２により、電圧比較回路にヒステリシス特性が付与される。この結果、入力信号Ｖ_ｉｎに混入された雑音の影響を抑制でき、電圧比較回路の誤動作を回避でき、且つ入力信号Ｖ_ｉｎのレベル変化点を正確に検出できる。
【０１０６】
図８は、コンパレータＣＭＰ１と基準電圧切り替え回路ＳＷＣ２により構成された回路ブロック１０を示している。なお、当該回路ブロック１０は、図７に示す電圧比較回路の回路ブロック１０と同じ構成を有する。
【０１０７】
回路ブロック１０においては、コンパレータＣＭＰ１が非反転接続である。即ち、入力信号Ｖ_ｉｎはコンパレータＣＭＰ１の非反転入力端子（＋）に印加され、基準電圧Ｖ_ｒｅｆはコンパレータＣＭＰ１の反転入力端子（−）に印加される。このため、入力信号Ｖ_ｉｎのレベルが比較用電圧のレベルより高いとき、コンパレータＣＭＰ１からハイレベルの出力信号Ｖ_０が出力され、逆に入力信号Ｖ_ｉｎのレベルが比較用電圧のレベルより低いとき、コンパレータＣＭＰ１からローレベルの出力信号Ｖ_０が出力される。
【０１０８】
非反転接続の場合に、コンパレータＣＭＰ１の出力信号Ｖ_０の立ち上がりエッジから所定の時間において、比較用電圧を初期値より低いレベル、例えば、共通電位Ｖ_ＳＳに設定し、コンパレータＣＭＰ１の出力信号Ｖ_０の立ち下がりエッジから所定の時間において、比較用電圧を初期値より高いレベル、例えば、電源電圧Ｖ_ＣＣに設定することにより、電圧比較回路にヒステリシス特性を付与できる。
【０１０９】
図９は、反転接続の場合のコンパレータＣＭＰ２および基準電圧切り替え回路ＳＷＣ３の構成を示している。コンパレータＣＭＰ２、基準電圧切り替え回路ＳＷＣ３およびインバータＩＮＶ３，ＩＮＶ４により回路ブロック２０が構成されている。
【０１１０】
図示のように、入力信号Ｖ_ｉｎはコンパレータＣＭＰ２の反転入力端子（−）に印加され、比較用電圧はコンパレータＣＭＰ２の非反転入力端子（＋）に印加される。このため、入力信号Ｖ_ｉｎのレベルが基準電圧レベルより高いとき、コンパレータＣＭＰ２からローレベルの出力信号Ｖ_０が出力され、逆に入力信号Ｖ_ｉｎのレベルが基準電圧レベルより低いとき、コンパレータＣＭＰ２からハイレベルの出力信号Ｖ_０が出力される。
【０１１１】
非反転接続の場合に、コンパレータＣＭＰ２の出力信号Ｖ_０の立ち上がりエッジから所定の時間において、比較用電圧を初期値より高いレベル、例えば、電源電圧Ｖ_ＣＣに設定し、コンパレータＣＭＰ２の出力信号Ｖ_０の立ち下がりエッジから所定の時間において、比較用電圧を初期値より低いレベル、例えば、共通電位Ｖ_ＳＳに設定することにより、電圧比較回路にヒステリシス特性を付与できる。
【０１１２】
なお、図９に示す回路ブロック２０に接続される遅延回路ＤＬＹ１，ＤＬＹ２は、図７に示す遅延回路と同じ構成を有するものとする。
初期状態において、切り替え信号ＳＰ１はローレベル、切り替え信号ＳＰ２はハイレベルにそれぞれ設定されているので、インバータＩＮＶ２，ＩＮＶ３の出力端子はそれぞれハイレベルとローレベルに設定される。このため、基準電圧切り替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジスタＮＴ１がともにオフ状態に設定される。このとき、比較用電圧は、抵抗素子Ｒ１，Ｒ２により設定された分圧電圧に設定される。
【０１１３】
入力信号Ｖ_ｉｎのレベルが降下し、比較用電圧のレベルに達したとき、コンパレータＣＭＰ２の出力信号Ｖ_０がローレベルからハイレベルに立ち上がる。出力信号Ｖ_０の立ち上がりエッジから遅延回路ＤＬＹ１の遅延時間において、切り替え信号ＳＰ１がハイレベルに設定される。これに応じてインバータＩＮＶ２の出力信号がローレベルに設定されるので、基準電圧切り替え回路ＳＷＣ３のｐＭＯＳトランジスタＰＴ１がオン状態に設定され、比較用電圧は電源電圧Ｖ_ＣＣに設定される。
【０１１４】
逆に、入力信号Ｖ_ｉｎのレベルが上昇し、比較用電圧のレベルを越えたとき、コンパレータＣＭＰ２の出力信号Ｖ_０がハイレベルからローレベルに立ち下がる。出力信号Ｖ_０の立ち下がりエッジから遅延回路ＤＬＹ２の遅延時間において、切り替え信号ＳＰ２がローレベルに設定される。これに応じてインバータＩＮＶ３の出力信号がハイレベルに設定されるので、基準電圧切り替え回路ＳＷＣ３のｎＭＯＳトランジスタＮＴ１がオン状態に設定され、比較用電圧は共通電位Ｖ_ＳＳに設定される。
【０１１５】
このように、回路ブロック２０により、反転接続の電圧比較回路にヒステリシス特性を与えることができる。反転接続の場合において、入力信号Ｖ_ｉｎに混入された雑音の影響を抑制でき、回路の誤動作を防止でき、入力信号のレベル変化点を高精度に検出することが可能である。
【０１１６】
【発明の効果】
以上説明したように、本発明の電圧比較回路によれば、電圧比較回路の出力信号レベルの変化に応じて、所定の時間だけ電圧比較回路にヒステリシス特性を付与することにより、検出対象信号に混入された雑音の影響を抑制でき、検出対象信号が所定の基準値を通過するレベル変化点を高精度に検出することが可能となる。
これにより、検出対象信号の立ち上がりおよび立ち下がりの位相関係が重要な場合に本発明の電圧比較回路を適用することで、従来の電圧比較回路のヒステリシス特性に起因する信号遅延が解消でき、高精度な制御を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧比較回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態の動作を示す波形図である。
【図３】本発明に係る電圧比較回路の第２の実施形態を示す回路図である。
【図４】第２の実施形態の動作を示す波形図である。
【図５】本発明に係る電圧比較回路の第３の実施形態を示す回路図である。
【図６】第３の実施形態の動作を示す波形図である。
【図７】本発明に係る電圧比較回路の第４の実施形態を示す回路図である。
【図８】非反転接続の電圧比較回路の基準電圧切り替え回路およびコンパレータ部分の構成を示す回路図である。
【図９】反転接続の電圧比較回路の基準電圧切り替え回路およびコンパレータ部分の構成を示す回路図である。
【図１０】一般的な電圧比較回路の構成を示す回路図である。
【図１１】一般的な電圧比較回路の動作を示す波形図である。
【図１２】入力信号に雑音が混入した場合の電圧比較回路の動作を示す波形図である。
【図１３】入力信号が上昇して基準電圧を通過した前後の入力および出力信号の波形を示す拡大図である。
【図１４】入力信号が降下して基準電圧を通過した前後の入力および出力信号の波形を示す拡大図である。
【図１５】ヒステリシス特性が付与された電圧比較回路の一例を示す図である。
【図１６】ヒステリシス特性が付与された電圧比較回路の他の例を示す図である。
【符号の説明】
１０，２０…基準電圧切り替え回路とコンパレータで構成した回路ブロック、
ＣＭＰ０，ＣＭＰ０’，ＣＭＰ１，ＣＭＰ２…コンパレータ、
Ｄ−ＦＦ１〜Ｄ−ＦＦ８…Ｄフリップフロップ、
ＮＲＧＴ１…ＮＯＲゲート、
ＡＧＴ１〜ＡＧＴ５…ＡＮＤゲート、
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ、
Ｓ１，Ｓ２，Ｓ３…スイッチ、
ＯＧＴ１…ＯＲゲート、
ＤＬＹ０，ＤＬＹ１，ＤＬＹ２，ＤＬＹ１ａ，ＤＬＹ２ａ…遅延回路、
ＯＳ１，ＯＳ２…単安定マルチバイブレータ、
ＰＴ１…ｐＭＯＳトランジスタ、
ＮＴ１…ｎＭＯＳトランジスタ、
Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗素子、
Ｃ１，Ｃ２…キャパシタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a voltage comparison circuit that can detect, for example, a zero crossing of a signal, and more particularly to a voltage comparison circuit that can suppress the influence of noise due to hysteresis characteristics and avoid malfunction.
[0002]
[Prior art]
Generally, a voltage comparison circuit that detects a zero crossing of an input signal compares the voltage level of the input signal with a predetermined reference signal, and detects a point at which the input signal passes the reference signal level based on the comparison result. I do.
[0003]
FIG. 10 shows a basic configuration example of such a voltage comparison circuit. As shown, the voltage comparison circuit includes a comparator CMP0 and a reference voltage V._ref  Is provided by a voltage source. Input signal V_inIs applied to the inverting input terminal (−) of the comparator CMP0, and the reference voltage V_ref  Is applied to the non-inverting input terminal (+) of the comparator CMP0. Input signal V_inIs a signal whose level fluctuates up and down around a predetermined reference value, for example, as shown in FIG. The output signal V shown in FIG.₀  Is obtained. Thus, the output signal V₀  Of the input signal V_inCan be accurately grasped when the level has passed the reference value.
[0004]
However, the input signal V_inWhen noise is mixed in the voltage comparison circuit, accurate results cannot be obtained with the voltage comparison circuit shown in FIG. For example, as shown in the waveform diagram of FIG._inThe input signal V_inIs the reference voltage V_ref  , The input signal V_inIs the reference voltage V_ref  Several times, and the output signal V₀  Rising or falling edge becomes unstable.
[0005]
FIG. 13 and FIG._inAnd output signal V₀  Are enlarged and displayed near the level change point. As shown in FIGS. 13A and 13B, the input signal V_inLevel rises and the reference voltage V_ref  When the signal level approaches the reference voltage V during a predetermined period due to the influence of noise._ref  Up and down. During this time, the output signal V₀  A plurality of pulses having a random width are generated. So-called output signal V₀  "Whiskers" occur Input signal V_inOf the reference voltage V_ref, Similarly, as shown in FIGS. 14A and 14B, the output signal V₀  "Whisker" is produced.
[0006]
Thus, the input signal V_inWhen noise is mixed in the output signal V in the simple voltage comparison circuit shown in FIG.₀  Rising and falling edges become unstable. In order to solve this problem, a voltage comparison circuit having a hysteresis characteristic shown in FIGS. 15 and 16 has been proposed.
[0007]
FIG. 15A is a circuit diagram illustrating an example of a voltage comparison circuit having hysteresis characteristics. As shown, in the voltage comparison circuit of the present example, the output signal V₀  To the reference voltage V via the resistance element R3._ref  The hysteresis characteristic is given to the voltage comparison circuit by feeding back to the generation circuit.
[0008]
Reference voltage V_ref  Is the power supply voltage V_CCAnd common potential V_SSIs a divided voltage generated by two resistance elements R1 and R2 connected between the two. Here, for example, the resistance values of the resistance elements R1 and R2 are r1 and r2, respectively, and the common potential V_SSIs 0V, the reference voltage V_ref  Voltage value v_ref  Is obtained from the following equation.
[0009]
(Equation 1)
v_ref  = V_CC・ R2 / (r1 + r2) (1)
[0010]
As shown in FIG. 3C, in the comparator CMP0, the reference voltage V applied to the input terminal (+)_ref  Is applied to the inverting input terminal (-)._in, A high-level signal, for example, the power supply voltage V_CCLevel signal is output, and conversely, the reference voltage V applied to the input terminal (+)_ref  Is applied to the inverting input terminal (-)._in, A low-level signal, for example, the common potential V_SSA level signal is output.
[0011]
Output signal V of comparator CMP0₀  Is fed back to the connection point between the resistance elements R1 and R2 via the resistance element R3, so that the resistance value of the resistance element R3 is r3, and the parallel resistance value of the resistance elements R1 and R3 is r13. Assuming that the parallel resistance value of resistance elements R2 and R3 is r23, the levels of voltages Vt + and Vt- shown in FIG.
[0012]
(Equation 2)
Vt + = V_CC・ R2 / (r13 + r2) (2)
Vt- = V_CC・ R23 / (r1 + r23) (3)
[0013]
For example, when (r1 = r2 = r3), Vt + = 0.67V_CC, Vt− = 0.33V_CCIt becomes.
Thus, the input signal V_inIs the reference voltage V_ref  Is lower than the level of the high-level output signal V from the comparator CMP0.₀  Is output. This high level output signal V₀  Is fed back via the resistance element R3, so that the voltage Vt + shown in Expression (2) is input to the input terminal (+) of the comparator CMP0. Input signal V_inRises and exceeds the voltage Vt +, the output signal V of the comparator CMP0₀  Changes to a low level. In response, the voltage Vt− shown in Expression (3) is applied to the input terminal (+) of the comparator CMP0. Input signal V_inIs lowered and becomes equal to or lower than the voltage Vt-, the output signal level of the comparator CMP0 changes again, and switches from a low level to a high level.
[0014]
Thus, the output signal V of the comparator CMP0₀  And the reference voltage V_ref  , The voltage comparison circuit can be provided with hysteresis.
[0015]
FIG. 16 shows another configuration example of the voltage comparison circuit having a hysteresis characteristic. As shown, in this example, the output signal V is almost the same as the voltage comparison circuit shown in FIG.₀  And the reference voltage V_ref  And the voltage comparison circuit has a hysteresis characteristic.
[0016]
As shown in FIG._ref  Is the power supply voltage V_CCAnd common potential V_SSIt is generated by resistance elements R1, R2, R3 and nMOS transistor NT0 connected therebetween. Here, assuming that the resistance values of the resistance elements R1, R2, and R3 are r1, r2, and r3, respectively, and that the resistance when the nMOS transistor NT0 is on is negligible, the on / off state of the nMOS transistor NT0 is changed. Accordingly, the reference voltage V_ref  Is determined by the following equation.
[0017]
(Equation 3)
Vt- = V_CCR2 / (r1 + r2) (4)
Vt + = V_CC・ (R2 + r3) / (r1 + r2 + r3) (5)
[0018]
Here, Vt- is the reference voltage V when the nMOS transistor NT0 is in the ON state._ref  Is the reference voltage Vt + when the nMOS transistor NT0 is in the off state._ref  Level. Further, the relationship of (Vt− <Vt +) is established between Expression (4) and Expression (5).
[0019]
For example, the input signal V_inIs the reference voltage V_ref  Is higher than the high-level signal V from the output terminal of the comparator CMP0 '.₀  Is output. In response, transistor NT0 is kept on, and reference voltage V_ref  Is held at the Vt- level shown in equation (4). On the other hand, the input signal V_inIs the reference voltage V_ref  Is lower than the low-level signal V from the output terminal of the comparator CMP0 '.₀  Is output. In response, transistor NT0 is kept off, and reference voltage V_ref  Is held at the Vt + level shown in Expression (5). Thus, the output signal V of the comparator CMP0 '₀  Is fed back, it is possible to give a hysteresis characteristic to the voltage comparison circuit, and it is possible to suppress the influence of noise.
[0020]
FIGS. 13C and 13D show an input signal V in which noise is mixed in a voltage comparison circuit having hysteresis characteristics._inOutput signal V when₀  3 shows the waveforms of FIG. As shown, the input signal V_inLevel rises and the reference voltage V_ref  Output signal V₀  In response to this, the reference voltage input to the comparator changes to the Vt- level, and the subsequent input signal V_inThe level fluctuation due to the noise of the output signal V₀  Will not be affected.
Similarly, the input signal V_inLevel drops and the reference voltage V_ref  14 (c) and FIG. 14 (d) show the waveforms of the input and output signals when the level becomes lower than the level shown in FIG. As shown, the input signal V_inIs the reference voltage V_ref  When lower, the output signal V₀  Changes, and in response, the reference voltage input to the comparator becomes the Vt + level. Therefore, the influence of the noise of the input signal thereafter is suppressed.
[0021]
[Problems to be solved by the invention]
By the way, in the above-mentioned conventional voltage comparison circuit having hysteresis characteristics, the level change point of the output signal of the comparator is determined by the actual input signal V_inIs the reference voltage V_ref  , A delay of Δt occurs. For this reason, there is a disadvantage that it cannot be used for an application circuit that emphasizes time and phase.
[0022]
The present invention has been made in view of such circumstances, and an object of the present invention is to accurately detect a time when an input signal reaches a predetermined reference voltage (comparison voltage), and to reduce noise mixed in the input signal. It is an object of the present invention to provide a voltage comparison circuit which can suppress the influence of the above and can detect a signal level change with high accuracy.
[0023]
[Means for Solving the Problems]
In order to achieve the above object, a voltage comparison circuit of the present invention compares an input signal with a comparison signal, and outputs a first level output signal when the input signal is larger than the comparison signal. A comparison circuit that outputs a second level output signal when the input signal is smaller than the comparison signal; and a first circuit that detects that the output signal has changed from a first level to a second level. A detection circuit, a second detection circuit for detecting that the output signal has changed from a second level to the first level, and a delay circuit, wherein the first detection circuit or the second detection circuit A timer circuit for measuring a predetermined time set by the delay time of the delay circuit in accordance with the detection result of the delay circuit; a first reference value as a power supply voltage and a third reference value as a reference potential; Reference value, or the first reference value A comparison signal setting circuit for setting a second reference value smaller than the third reference value, wherein the comparison signal is set to the first detection circuit or the second detection value. The first reference value or the third reference value is set in accordance with the detection result of the circuit, and is set to the second reference value when the predetermined time has elapsed thereafter.
[0024]
Also, the voltage comparison circuit of the present invention compares the input signal with the comparison signal, and outputs a first level output signal when the input signal is larger than the comparison signal. A comparison circuit that outputs an output signal of a second level when the output signal is smaller than the comparison signal, a first detection circuit that detects that the output signal has changed from a first level to a second level, A second detection circuit for detecting that the output signal has changed from the second level to the first level; and a delay circuit having first and second times as delay times, wherein the first detection circuit Alternatively, a timer circuit for measuring a first time or a second time set by the delay time of the delay circuit in accordance with a detection result of the second detection circuit, and a level of the comparison signal by a power supply voltage A first reference value, a reference potential And a comparison signal setting circuit for setting a second reference value smaller than the first reference value and larger than the third reference value, wherein the comparison signal is The first reference value is set to the first reference value in accordance with the detection result of the first detection circuit, and thereafter, when the first time elapses, the second reference value is set, and the detection result of the second detection circuit is set to the second reference value. Accordingly, the third reference value is set, and thereafter, when the second time elapses, the second reference value is set.
[0025]
In the present invention, preferably, the delay circuit has a plurality of flip-flops connected in series.
[0026]
Further, in the present invention, preferably, the second reference value is a potential located substantially at the center between the first reference value and the third reference value.
[0027]
According to the present invention, the input signal containing noise and the comparison signal from the comparison signal setting circuit are compared by the comparison circuit (comparator), and the first or second level is determined according to the comparison result. Is generated. When the level of the output signal output from the comparator changes, the comparison signal setting circuit sets the comparison signal to an initial value (a second reference value) for a predetermined period, for example, for a delay time set by the delay circuit. ) Is set to a first or third reference value different from the above, and after the delay time has elapsed, the comparison signal is again set to the initial value (second reference value). As a result, the voltage comparison circuit is provided with a hysteresis characteristic, the effect of noise mixed into the input signal can be suppressed, and the level change point of the input signal can be accurately detected.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of the voltage comparison circuit according to the present invention.
As illustrated, the voltage comparison circuit of the present embodiment includes a comparator CMP1, a reference voltage switching circuit SWC1, and delay circuits DLY1 and DLY2.
[0029]
The non-inverting input terminal (+) of the comparator CMP1 receives a signal V to be compared._inAnd the comparison voltage from the reference voltage switching circuit SWC1 is input to the inverting input terminal (−). The comparator CMP1 receives the input signal V_inIs compared with the level of the comparison voltage, and a signal V having a predetermined level is determined according to the comparison result.₀  Is output. For example, the input signal V_inIs higher than the level of the comparison voltage, a high level, for example, the power supply voltage V_CCLevel signal, and conversely, the input signal V_inIs lower than the level of the comparison voltage, the low level, for example, the common potential V_SSA level signal is output.
[0030]
The reference voltage switching circuit SWC1 is composed of switches S1, S2 and S3 as shown. The reference voltage switching circuit SWC1 receives v_refIs input. The switch S1 has a voltage v_ref  , And the switch S2 is connected between the common potential V_SSThe switch S3 is connected between the power supply voltage V_CCAnd the node ND1.
The switch S1 is controlled on / off by a switch control signal SC0 from a NOR gate NRGT1, the switch S2 is controlled on / off by a switch control signal SC1 from a delay circuit DLY1, and the switch S3 is a delay circuit. The on / off state is controlled by the switch control signal SC2 from DLY2.
Switch control signals SC1 and SC2 are input to two input terminals of the NOR gate NRGT1, respectively, and a switch control signal SC0 is generated according to these control signals.
[0031]
During the circuit operation, only one of the switches S1, S2, S3 is set to the ON state and the other two are kept OFF according to the switch control signals SC1, SC2, and SC3. When the switch S1 is turned on, the reference voltage v_ref  Is output to the node ND1, and when the switch S2 is set to the ON state, the common potential V_SSIs output to the node ND1, and when the switch S3 is set to the ON state, the power supply voltage V_CCIs output to the node ND1. The voltage of the node ND1 is input to the inverting input terminal (-) of the comparator CMP1 as a comparison voltage.
[0032]
The delay circuits DLY1 and DLY2 output the output signal V of the comparator CMP1 respectively.₀  A predetermined delay time is given to the rising edge and the falling edge of. Delay circuits DLY1 and DLY2 output switch control signals SC1 and SC2 corresponding to the respective delay times.
[0033]
The delay circuit DLY1 includes D flip-flops D-FF1, D-FF2, D-FF3 and D-FF4, and an AND gate AGT3. The signal input terminal D of the D flip-flop D-FF1 has the power supply voltage V_CCIs applied, and the output terminal Q is connected to the signal input terminal D of the D flip-flop D-FF2. The switch control signal SC1 is output from the output terminal Q of the D flip-flop D-FF1. The output signal of the AND gate AGT1 is applied to the clock input terminal of the D flip-flop D-FF1. One input terminal of the AND gate AGT1 is connected to the output terminal of the comparator CMP1, and the other input terminal is connected to the inverted output terminal Qz of the D flip-flop D-FF5 of the delay circuit DLY2.
[0034]
The output terminal Q of the D flip-flop D-FF2 is connected to the input terminal D of the D flip-flop D-FF3, and the output terminal Q of the D flip-flop D-FF3 is connected to the input terminal D of the D flip-flop D-FF4. Have been. A clock signal CLK is input to clock input terminals of the D flip-flops D-FF2, D-FF3, and D-FF4. Further, the reset signal terminals of the D flip-flops D-FF1, D-FF2, and D-FF3 are connected to the output terminal of the AND gate AGT3, and the reset signal terminal of the D flip-flop D-FF4 is connected to the reset signal RST. Connected to input terminal. One input terminal of the AND gate AGT3 is connected to the input terminal of the reset signal RST, and the other input terminal is connected to the inverted output terminal Qz of the D flip-flop D-FF4.
[0035]
The delay circuit DLY2 includes D flip-flops D-FF5, D-FF6, D-FF7 and D-FF8, and an AND gate AGT4. The signal input terminal D of the D flip-flop D-FF5 has a power supply voltage V_CCIs applied, and the output terminal Q is connected to the signal input terminal D of the D flip-flop D-FF6. The switch control signal SC2 is output from the output terminal Q of the D flip-flop D-FF5. The output signal of the AND gate AGT2 is applied to the clock input terminal of the D flip-flop D-FF5. One input terminal of the AND gate AGT2 is connected to the output terminal of the inverter 1, and the input terminal of the inverter INV1 is connected to the output terminal of the comparator CMP1. The other input terminal of the AND gate AGT2 is connected to the inverted output terminal Qz of the D flip-flop D-FF1 of the delay circuit DLY1.
[0036]
The output terminal Q of the D flip-flop D-FF6 is connected to the input terminal D of the D flip-flop D-FF7, and the output terminal Q of the D flip-flop D-FF7 is connected to the input terminal D of the D flip-flop D-FF8. Have been. A clock signal CLK is input to clock input terminals of the D flip-flops D-FF6, D-FF7, and D-FF8. Further, the reset signal terminals of the D flip-flops D-FF5, D-FF6, and D-FF7 are connected to the output terminal of the AND gate AGT4, and the reset signal terminal of the D flip-flop D-FF8 is connected to the reset signal RST. Connected to input terminal. One input terminal of the AND gate AGT4 is connected to the input terminal of the reset signal RST, and the other input terminal is connected to the inverted output terminal Qz of the D flip-flop D-FF8.
[0037]
FIG. 2 is a waveform chart for explaining the operation of the present embodiment. Hereinafter, the operation of the voltage comparison circuit of the present embodiment will be described with reference to FIGS.
First, before the operation starts, the reset signal RST is set to a low level for a predetermined time. In response, the output signals of AND gates AGT3 and AGT4 are held at the low level at the same time, so that all D flip-flops D-FF1 to D-FF4 and D-FF5 to D in delay circuits DLY1 and DLY2 are provided. -FF8 is reset, each output terminal Q is held at low level, and inverted output terminal Qz is held at high level.
[0038]
That is, in the initial state, the switch control signals SC1 and SC2 are both held at the low level, and in response to this, the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 is held at the high level. As a result, in the reference voltage switching circuit SWC1, only the switch S1 is kept on, and the other switches S2, S3 are both kept off. At this time, the voltage v_ref  Is supplied to the comparator CMP1 as a comparison voltage.
[0039]
In the comparator CMP1, the input signal V_inAnd comparison voltage (voltage V_ref  ) Is compared. As shown in FIG.₀  And the input signal V_inIs the comparison voltage (voltage V_ref  Reach). In response, the output signal V of the comparator CMP1₀Switches from a low level to a high level. Thus, in FIG. 1, the output signal of the AND gate AGT1 switches from low level to high level, and the output terminal Q of the D flip-flop D-FF1 switches from low level to high level. That is, since the switch control signal SC1 switches from low level to high level, the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 switches from high level to low level.
[0040]
At this time, in the reference voltage switching circuit SWC1, the switch S1 switches from the on state to the off state, and the switch S2 switches from the off state to the on state. Note that the state of the switch S3 does not change and is maintained in the off state. In this state, the common potential V_SSIs output to the comparator CMP1 as a comparison voltage.
[0041]
At the rising edge of the clock signal CLK, the output terminal Q of the D flip-flop D-FF2 switches from low level to high level, and at the next rising edge of the clock signal CLK, the output terminal of the D flip-flop D-FF3 also changes. Switch from low level to high level. Further, at the next rising edge of the clock signal CLK, the output terminal of the D flip-flop D-FF4 also switches from the low level to the high level, and accordingly, the inverted output terminal Qz of the D flip-flop D-FF4 changes from the high level to the low level. Switch to level.
[0042]
The output signal of the AND gate AGT3 is switched from the high level to the low level in accordance with the level change of the inverted output terminal Qz of the D flip-flop D-FF4, so that the D flip-flops D-FF1, D-FF2 and D-FF3 are reset. Is done. In response, the switch control signal SC1 switches from the high level to the low level, and the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 rises from the low level to the high level.
[0043]
At this time, in the reference voltage switching circuit SWC1, the switch S2 switches from the on state to the off state, and the switch S1 switches from the off state to the on state. Note that the state of the switch S3 does not change and is maintained in the off state. In this state, the voltage v_ref  Is supplied to the comparator CMP1 again as a comparison voltage.
[0044]
After the D flip-flops D-FF1, D-FF2, and D-FF3 are reset, at the next rising edge of the clock signal CLK, the D flip-flop D-FF4 is also reset, and the inverted output terminal Qz changes from low level to high level. Switch to.
[0045]
Then, as shown in FIG.₁  , The input signal V_inLevel drops and the comparison voltage (voltage V_ref  Reach the level). Accordingly, the output signal V of the comparator CMP1₀  Switches from high level to low level. Therefore, in FIG. 1, the output signal of the AND gate AGT2 switches from low level to high level, and the output terminal Q of the D flip-flop D-FF5 switches from low level to high level. That is, since the switch control signal SC2 switches from low level to high level, the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 switches from high level to low level.
[0046]
At this time, in the reference voltage switching circuit SWC1, the switch S1 switches from the on state to the off state, and the switch S3 switches from the off state to the on state. Note that the state of the switch S2 does not change and is kept in the off state. In this state, the power supply voltage V_CCIs output to the comparator CMP1 as a comparison voltage.
[0047]
Then, at the rising edge of the clock signal CLK, the output terminal Q of the D flip-flop D-FF6 switches from low level to high level, and at the next rising edge of the clock signal CLK, the output of the D flip-flop D-FF7. The terminal also switches from low level to high level. Further, at the next rising edge of the clock signal CLK, the output terminal of the D flip-flop D-FF8 also switches from the low level to the high level, and accordingly, the inverted output terminal Qz of the D flip-flop D-FF8 changes from the high level to the low level. Switch to level.
[0048]
The output signal of the AND gate AGT4 switches from the high level to the low level in accordance with the level change of the inverted output terminal Qz of the D flip-flop D-FF8, and accordingly, the D flip-flops D-FF5, D-FF6 and D -FF7 is reset. In response, the switch control signal SC2 switches from the high level to the low level, and the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 rises from the low level to the high level.
[0049]
At this time, in the reference voltage switching circuit SWC1, the switch S3 switches from the on state to the off state, and the switch S1 switches from the off state to the on state. Note that the state of the switch S2 does not change and is kept in the off state. In this state, the voltage v_ref  Is supplied to the comparator CMP1 as a comparison voltage.
[0050]
After the D flip-flops D-FF5, D-FF6, and D-FF7 are reset, at the next rising edge of the clock signal CLK, the D flip-flop D-FF8 is also reset, and the inverted output terminal Qz changes from low level to high level. Switch to.
[0051]
Thus, the input signal V_inIs the comparison voltage (voltage V_ref  ), The reference voltage is switched to the common potential V by the reference voltage switching circuit SWC1._SSAnd the delay circuit DLY1 sets the comparison voltage to the common potential V during about three cycles of the clock signal CLK._SS, And again the initial value v_refIs set to Similarly, the input signal V_inIs the comparison voltage (voltage V_ref  ), The comparison voltage becomes the power supply voltage V_CCThe comparison voltage is set to the power supply voltage V for about three cycles of the clock signal CLK by the delay circuit DLY2._CC, And again the initial value v_ref  Is set to
[0052]
As described above, according to the present embodiment, the delay circuit DLY1 or DLY2 is operated in accordance with the rising or falling edge of the output signal of the comparator CMP1, and the reference voltage switching circuit is set within the delay time of the delay circuit DLY1. SWC1 sets the comparison voltage to the common potential V_SSAnd the reference voltage switching circuit SWC1 changes the comparison voltage to the power supply voltage V during the delay time of the delay circuit DLY2._CCTo hold. After the delay time of the delay circuit has elapsed, the reference voltage switching circuit SWC1 resets the comparison voltage to the initial value (the voltage V_ref  ), A hysteresis characteristic is given to the voltage comparison circuit, and the input signal V_inCan suppress the influence of noise mixed into the data, and a stable comparison result can be obtained. Further, after a predetermined time after the level of the output signal is switched, the comparison voltage becomes the initial value (voltage V_ref  ), The delay of the output signal is avoided, and the level change point at which the input signal passes the predetermined reference value can be accurately detected.
[0053]
In the circuit example shown in FIG. 1, the delay circuits DLY1 and DLY2 are each configured by four stages of D flip-flops. However, the present invention is not limited to this. Based on the delay time necessary to reduce the effect of noise, the input signal V_inAnd can be set arbitrarily according to the frequency of clock signal CLK. Further, if necessary, the delay times of the delay circuits DLY1 and DLY2 that operate in response to the rising edge and the falling edge of the output signal of the comparator can be set differently.
[0054]
Second embodiment
FIG. 3 is a circuit diagram showing a second embodiment of the voltage comparison circuit according to the present invention.
In the voltage comparison circuit of the present embodiment, a comparator CMP1 and a reference voltage switching circuit SWC1 are almost the same as those of the first embodiment of the present invention shown in FIG. 1, but the other components are the same as those of the first embodiment. different. 3, components similar to those in FIG. 1 are denoted by the same reference numerals as in FIG.
[0055]
In the voltage comparison circuit shown in FIG. 3, the AND gate AGT1 and the D flip-flop D-FF1 are connected to the output signal V of the comparator CMP1.₀  Constitutes a first edge detection circuit for detecting a rising edge of the output signal V. The inverter INV1, the AND gate AGT2, and the D flip-flop D-FF5 include an output signal V of the comparator CMP1.₀  Constitutes a second edge detection circuit for detecting the falling edge of the signal.
As shown, in this embodiment, only one delay circuit DLY0 is provided, and a predetermined delay time is given to both the rising edge and the falling edge of the comparator CMP1.
[0056]
In the first edge detection circuit, one input terminal of the AND gate AGT1 is connected to the output terminal of the comparator CMP1, and the other input terminal is the inverted output terminal of the D flip-flop D-FF5 constituting the second edge detection circuit Qz. The output terminal of the AND gate AGT1 is connected to the clock input terminal of the D flip-flop D-FF1. The switch control signal SC1 is output from the output terminal Q of the D flip-flop D-FF1.
[0057]
In the second edge detection circuit, the input terminal of the inverter INV1 is connected to the output terminal of the comparator CMP1, one input terminal of the AND gate AGT2 is connected to the output terminal of the inverter INV1, and the other input terminal is the first input terminal. It is connected to the inverted output terminal Qz of the D flip-flop D-FF1 constituting the edge detection circuit. The output terminal of the AND gate AGT2 is connected to the clock input terminal of the D flip-flop D-FF5. The switch control signal SC2 is output from the output terminal Q of the D flip-flop D-FF5.
[0058]
The first edge detection circuit outputs the output signal V of the comparator CMP1.₀  Is detected. That is, the output signal V₀  , The output terminal Q of the D flip-flop D-FF1 is switched from low level to high level. Then, during the delay time of the delay circuit DLY0, the output terminal Q of the D flip-flop D-FF1 remains at the high level. Since the inverted output terminal Qz of the D flip-flop D-FF1 is held at low level during this time, the output terminal of the AND gate AGT2 is also held at low level, and the second edge detection circuit does not operate.
[0059]
The second edge detection circuit outputs the output signal V of the comparator CMP1.₀  Falling edge of is detected. That is, the output signal V₀  , The output terminal Q of the D flip-flop D-FF5 is switched from low level to high level. Then, during the delay time of the delay circuit DLY0, the output terminal Q of the D flip-flop D-FF5 remains held at the high level. During this time, since the inverted output terminal Qz of the D flip-flop D-FF5 is held at the low level, the output terminal of the AND gate AGT1 is also held at the low level, and the first edge detection circuit does not operate.
[0060]
Thus, when one of the first and second edge detection circuits operates, the other operation can be prohibited. As a result, malfunction of the edge detection circuit can be prevented, and the input signal V_inIt is possible to suppress the influence of noise mixed into the data.
[0061]
The delay circuit DLY0 includes an OR gate OGT1, an AND gate AGT5, and D flip-flops D-FF2, D-FF3, and D-FF4. Two input terminals of the OR gate OGT1 are connected to output terminals Q of D flip-flops D-FF1 and D-FF5, respectively, and an output terminal is connected to an input terminal D of the D flip-flop D-FF2. The output terminal Q of the D flip-flop D-FF2 is connected to the input terminal D of the D flip-flop D-FF3, and the output terminal Q is connected to the input terminal D of the D flip-flop D-FF4.
[0062]
One input terminal of the AND gate AGT5 is connected to the input terminal of the reset signal RST, and the other input terminal is connected to the inverted output terminal Qz of the D flip-flop D-FF4. The output terminal of the AND gate AGT5 is connected to the reset signal terminals of the D flip-flops D-FF1, D-FF2, D-FF3 and D-FF5.
[0063]
FIG. 4 is a waveform diagram for explaining the operation of the voltage comparison circuit of the present embodiment. Hereinafter, the operation of the present embodiment will be described with reference to FIGS.
First, before the operation starts, the reset signal RST is set to a low level for a predetermined time. In response, the output signal of AND gate AGT5 is also held at the low level at substantially the same time, so that all D flip-flops D-FF2 to D-FF4 and first and second edge detections in delay circuit DLY0 are detected. The D flip-flops D-FF1 and D-FF5 constituting the circuit are reset, the respective output terminals Q are held at a low level, and the inverted output terminals Qz are held at a high level.
[0064]
That is, in the initial state, both the switch control signals SC1 and SC2 are held at the low level, and in response to this, the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 is held at the high level, so that the reference voltage switching circuit SWC1 In the above, only the switch S1 is kept on, and the other switches S2, S3 are both kept off. At this time, the voltage v_ref  Is supplied to the comparator CMP1 as a comparison voltage.
[0065]
In the comparator CMP1, the input signal V_inAnd comparison voltage (voltage V_ref  ) Is compared. As shown in FIG.₀  And the input signal V_inIs the comparison voltage (voltage V_ref  Reach the level). In response, the output signal V of the comparator CMP1₀  Switches from a low level to a high level. Therefore, the output signal of the AND gate AGT1 switches from low level to high level, and the output terminal Q of the D flip-flop D-FF1 switches from low level to high level. That is, the rising edge of the output signal of the comparator CMP1 is detected by the first edge detection circuit, and the switch control signal SC1 is switched from the low level to the high level in response thereto. Therefore, the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 switches from high level to low level.
[0066]
At this time, in the reference voltage switching circuit SWC1, the switch S1 switches from the on state to the off state, and the switch S2 switches from the off state to the on state. Note that the state of the switch S3 does not change and is maintained in the off state. In this state, the common potential V_SSIs output to the comparator CMP1 as a comparison voltage.
[0067]
The output signal of the OR gate OGT1 is held at a high level according to the output signal of the D flip-flop D-FF1. Then, at the rising edge of the clock signal CLK, the output terminal Q of the D flip-flop D-FF2 switches from low level to high level, and at the next rising edge of the clock signal CLK, the output terminal of the D flip-flop D-FF3. Also switches from low level to high level. Further, at the next rising edge of the clock signal CLK, the output terminal of the D flip-flop D-FF4 also switches from the low level to the high level, and accordingly, the inverted output terminal Qz of the D flip-flop D-FF4 changes from the high level to the low level. Switch to level.
[0068]
The output signal of the AND gate AGT5 switches from the high level to the low level in accordance with the level change of the inverted output terminal Qz of the D flip-flop D-FF4, so that the D flip-flops D-FF1, D-FF2 and D-FF3 are reset. Is done. In response, the switch control signal SC1 is switched from the high level to the low level, and the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 rises from the low level to the high level.
[0069]
At this time, in the reference voltage switching circuit SWC1, the switch S2 switches from the on state to the off state, and the switch S1 switches from the off state to the on state. Note that the state of the switch S3 does not change and is maintained in the off state. In this state, the voltage v_ref  Is supplied to the comparator CMP1 as a comparison voltage.
[0070]
In the delay circuit DLY0, after the D flip-flops D-FF2 and D-FF3 are reset, at the next rising edge of the clock signal CLK, the D flip-flop D-FF4 is also reset, and the inverted output terminal Qz thereof changes from low level. Switch to high level.
[0071]
Next, as shown in FIG.₁  , The input signal V_inLevel drops and the comparison voltage (voltage V_ref  Reach the level). Accordingly, the output signal V of the comparator CMP1₀  Switches from high level to low level. Therefore, in FIG. 3, the output signal of the AND gate AGT2 switches from low level to high level, and the output terminal Q of the D flip-flop D-FF5 switches from low level to high level. That is, the falling edge of the output signal of the comparator CMP1 is detected by the second edge detection circuit, and the switch control signal SC2 is switched from the low level to the high level in response to the falling edge, so that the output signal of the NOR gate NRGT1, ie, the switch control signal The signal SC0 switches from high level to low level.
[0072]
At this time, in the reference voltage switching circuit SWC1, the switch S1 switches from the on state to the off state, and the switch S3 switches from the off state to the on state. Note that the state of the switch S2 does not change and is kept in the off state. In this state, the power supply voltage V_CCIs output to the comparator CMP1 as a comparison voltage.
[0073]
The output signal of the OR gate OGT1 is held at a high level according to the output signal of the D flip-flop D-FF5. Then, at the rising edge of the clock signal CLK, the output terminal Q of the D flip-flop D-FF2 switches from low level to high level, and at the next rising edge of the clock signal CLK, the output of the D flip-flop D-FF3. The terminal also switches from low level to high level. Further, at the next rising edge of the clock signal CLK, the output terminal of the D flip-flop D-FF4 also switches from the low level to the high level, and accordingly, the inverted output terminal Qz of the D flip-flop D-FF4 changes from the high level to the low level. Switch to level.
[0074]
The output signal of the AND gate AGT5 switches from the high level to the low level in accordance with the level change of the inverted output terminal Qz of the D flip-flop D-FF4, so that the D flip-flops D-FF5, D-FF2 and D-FF3 are reset. Is done. In response, the switch control signal SC2 is switched from the high level to the low level, and the output signal of the NOR gate NRGT1, that is, the switch control signal SC0 rises from the low level to the high level.
[0075]
At this time, in the reference voltage switching circuit SWC1, the switch S3 switches from the on state to the off state, and the switch S1 switches from the off state to the on state. Note that the state of the switch S2 does not change and is kept in the off state. In this state, the voltage v_ref  Is supplied to the comparator CMP1 as a comparison voltage.
[0076]
In the delay circuit DLY0, after the D flip-flops D-FF2 and D-FF3 are reset, at the next rising edge of the clock signal CLK, the D flip-flop D-FF4 is also reset, and the inverted output terminal Qz thereof changes from low level. Switch to high level.
[0077]
As described above, according to the present embodiment, the comparator CMP1 outputs the input signal V_inAnd the comparison voltage set by the reference voltage switching circuit SWC1.₀  Is output. The first and second edge detection circuits respectively output signal V₀  , The delay circuit DLY0 operates according to the detection signal, and further controls the reference voltage switching circuit SWC1 according to the output signal of the edge detection circuit to set the level of the comparison voltage. Therefore, a hysteresis characteristic is given to the voltage comparison circuit, and the input signal V_inCan suppress the influence of noise mixed into the data, and a stable comparison result can be obtained. Further, the time delay of the output signal is avoided, and the input signal V_inCan be accurately detected.
Further, this embodiment has only one delay circuit as compared with the first embodiment described above, so that the circuit configuration is simplified and the layout area can be reduced.
[0078]
Note that the number of stages of the D flip-flops constituting the delay circuit DLY0 is not limited to the three stages illustrated in FIG. 3, and the input signal V is determined based on a delay time necessary to reduce the influence of noise._inAnd can be set arbitrarily according to the frequency of clock signal CLK.
[0079]
Third embodiment
FIG. 5 is a circuit diagram showing a third embodiment of the voltage comparison circuit according to the present invention.
As illustrated, the voltage comparison circuit of the present embodiment includes a comparator CMP1, a reference voltage switching circuit SWC2, and delay circuits DLY1a and DLY2a.
[0080]
The comparator CMP1 is similar to the comparator CMP1 according to the above-described first and second embodiments of the present invention, and has an input signal V applied to an input terminal (+)._inAnd a comparison voltage applied to the inverting input terminal (−), and a signal V having a predetermined level according to the comparison result.₀  Is output. For example, the input signal V_inIs higher than the level of the comparison voltage, the power supply voltage V_CCLevel signal, and conversely, the input signal V_inIs lower than the level of the comparison voltage, the common potential V_SSA level signal is output.
[0081]
As shown, the reference voltage switching circuit SWC2 includes resistance elements R1 and R2, a pMOS transistor PT1, and an nMOS transistor NT1. The resistance elements R1 and R2 are connected to the power supply voltage V_CCAnd common potential V_SSAnd the voltage of the connection node ND2 is supplied to the comparator CMP1 as a comparison voltage. The source of the pMOS transistor PT1 is the power supply voltage V_CC, The drain is connected to the node ND2, and the switching signal SP1 from the delay circuit DLY2a is applied to the gate. The drain of the nMOS transistor NT1 is connected to the node ND2, and the source is_SS, And a switching signal SP2 from the delay circuit DLY1a is applied to the gate.
[0082]
The delay circuits DLY1a and DLY2a are composed of, for example, monostable multivibrators OS1 and OS2 as shown in the figure. In these monostable multivibrators OS1 and OS2, the output signal Q rises in response to the falling edge of the input signal applied to the input terminal A or the rising edge of the input signal applied to the input terminal B. In accordance with the time constant set by the resistance element and the capacitor, the output terminal Q is temporarily held at a high level, and thereafter the output terminal Q falls and is held at a low level.
[0083]
Therefore, the delay time Δt of the delay circuit DLY1a₁  Is determined by the values of the resistance element R3 and the capacitor C1, and the delay time Δt of the delay circuit DLY2a is₂  Is determined by the values of the resistance element R4 and the capacitor C2. Delay time Δt of delay circuits DLY1a and DLY2a₁  , Δt₂  Is the input signal V_inIt is set according to the frequency of the data. Note that the delay time Δt of the delay circuits DLY1a and DLY2a₁  , Δt₂  It is needless to say that can be set equal.
[0084]
The input terminal A of the monostable multivibrator OS1 has a common potential V_SSAnd the input terminal B is connected to the output terminal of the AND gate AGT1. One input terminal of the AND gate AGT1 is connected to the output terminal of the comparator CMP1, and the other input terminal is connected to the inverted output terminal Qz of the monostable multivibrator OS2. The switching signal SP2 is output from the output terminal Q of the monostable multivibrator OS1, and the switching signal SP2 is applied to the gate of the nMOS transistor NT1 of the reference voltage switching circuit SWC2.
[0085]
The input terminal A of the monostable multivibrator OS2 is connected to the output terminal of the AND gate AGT2, and the input terminal B is connected to the power supply voltage V_CCIt is connected to the. One input terminal of the AND gate AGT2 is connected to the output terminal of the inverter INV1, and the other input terminal is connected to the inverted output terminal Qz of the monostable multivibrator OS1. The input terminal of the inverter INV1 is connected to the output terminal of the comparator CMP1. The switching signal SP1 is output from the inverted output terminal Qz of the monostable multivibrator OS2, and the switching signal SP1 is applied to the gate of the pMOS transistor PT1 of the reference voltage switching circuit SWC2.
[0086]
The reset signal terminals of the monostable multivibrators OS1 and OS2 are connected to the input terminal of the reset signal RST. When the voltage comparison circuit starts operating, the reset signal RST is set to a low level for a predetermined time. Accordingly, the monostable multivibrators OS1 and OS2 are reset accordingly, and the output terminal Q is held at a low level. Then, the inverted output terminal Qz is kept at the high level.
[0087]
The AND gate AGT1 outputs the output signal V of the comparator CMP1.₀  Constitutes a first edge detection circuit for detecting the rising edge of the inverter INV1 and the AND gate AGT2.₀  Constitutes a second edge detection circuit for detecting the falling edge of the signal.
[0088]
FIG. 6 is a waveform chart showing the operation of the present embodiment. Hereinafter, the operation of the present embodiment will be described with reference to FIGS.
As shown in FIG. 6, the output signal V of the comparator CMP1 is initially set.₀  Is held at a low level, the reset signal RST resets the monostable multivibrators OS1 and OS2, the output terminal Q of the monostable multivibrator OS1 is at a low level, and the inverted output terminal Qz of the monostable multivibrator OS2 is at a high level. Each level is held. That is, the switching signal SP1 is set to a high level, and the switching signal SP2 is set to a low level.
[0089]
In this state, in the reference voltage switching circuit SWC2, both the pMOS transistor PT1 and the nMOS transistor NT1 are held in the off state, and the voltage of the node ND2 is determined by the divided voltage by the resistance elements R1 and R2. Here, the common potential V_SSIs 0 V, the voltage value v of the comparison voltage in the initial state._r  Is determined by the following equation.
[0090]
(Equation 4)
v_r  = V_CC・ R2 / (r1 + r2) (6)
[0091]
Here, r1 and r2 are the resistance values of the resistance elements R1 and R2, respectively.
[0092]
Input signal V_inLevel rises and the comparison voltage (voltage V_r  ), The output signal V of the comparator CMP1₀  Switches from a low level to a high level. Output signal V₀  , The output signal of the AND gate AGT1 rises. In response, the output terminal Q of the monostable multivibrator OS1 is also switched from the low level to the high level. Time Δt₁  During this period, the output terminal Q of the monostable multivibrator OS1 is held at the high level. In response to this, in the reference voltage switching circuit SWC2, the nMOS transistor NT1 is held in the ON state, and the comparison voltage becomes the common potential V._SSIs set to
[0093]
Delay time Δt of delay circuit DLY1a₁  Has elapsed, the output terminal Q of the monostable multivibrator OS1 switches to a low level. Since the nMOS transistor NT1 is set to the off state in the reference voltage switching circuit SWC2, the comparison voltage has the initial value v_r  Can be switched to
[0094]
Input signal V_inLevel drops and the comparison voltage (voltage V_r  ), The output signal V of the comparator CMP1₀  Switches from high level to low level. Output signal V₀  At the falling edge of, the output signal of AND gate AGT2 falls. In response, the output terminal Q of the monostable multivibrator OS2 is switched from low level to high level, and its inverted output terminal Qz is switched from high level to low level. Time Δt₂  During this period, the output terminal Q of the monostable multivibrator OS2 is held at the high level, and the inverted output terminal Qz is held at the low level. In response, in the reference voltage switching circuit SWC2, the pMOS transistor PT1 is held in the ON state, and the comparison voltage is the power supply voltage V_CCIs set to
[0095]
Delay time Δt of delay circuit DLY2a₂  Elapses, the output terminal Q of the monostable multivibrator OS2 switches to a low level, and the inverted output terminal Qz switches to a high level. In the reference voltage switching circuit SWC2, the pMOS transistor PT1 is set to the off state, so that the comparison voltage has the initial value v_r  Can be switched to
[0096]
As described above, according to the present embodiment, the comparator CMP1 outputs the input signal V_inIs compared with the comparison voltage set by the reference voltage switching circuit SWC2.₀  Is output. Output signals V are output by AND gates AGT1 and AGT2, respectively.₀  , The delay circuit DLY1a is operated when the rising edge is detected, and the delay circuit DLY2a is operated when the falling edge is detected. The reference voltage switching circuit SWC2 is controlled according to the switching signals SP1 and SP2 output from these delay circuits, and the level of the comparison voltage is set. Therefore, the voltage comparison circuit is provided with a hysteresis characteristic and the input signal V_inCan suppress the influence of noise mixed into the data, and a stable comparison result can be obtained. Further, the output signal V₀  Of the input signal V_inCan be accurately detected.
Further, in the present embodiment, since the external clock signal CLK for controlling the delay time of the delay circuits DLY1a and DLY2a is not required, the circuit configuration is simple and the wiring can be simplified.
[0097]
Fourth embodiment
FIG. 7 is a circuit diagram showing a fourth embodiment of the voltage comparison circuit according to the present invention.
As illustrated, the voltage comparison circuit of the present embodiment includes a comparator CMP1, a reference voltage switching circuit SWC2, and delay circuits DLY1 and DLY2.
[0098]
The comparator CMP1 and the delay circuits DLY1 and DLY2 are the same as those of the above-described first embodiment of the present invention, and the reference voltage switching circuit SWC2 is a reference voltage switching circuit of the third embodiment shown in FIG. Is the same as
[0099]
As shown in FIG. 7, the comparator CMP1 and the reference voltage switching circuit SWC2 constitute a circuit block 10. The circuit block 10 receives an external input signal V via the terminal 3._inIs input to the terminal (+) of the comparator CMP1, the switching signal SP1 is input from the delay circuit DLY1 from the terminal 1, is applied to the gate of the nMOS transistor NT1 of the reference voltage switching circuit SWC2, and is input from the terminal 2 to the gate of the delay circuit DLY2. The switching signal SP2 is input and applied to the gate of the pMOS transistor PT1 of the reference voltage switching circuit SWC2.
The switching signal SP1 is output from the output terminal Q of the D flip-flop D-FF1 of the delay circuit DLY1, and the switching signal SP2 is output from the inverted output terminal Qz of the D flip-flop D-FF5 of the delay circuit DLY2.
[0100]
Hereinafter, the operation of the present embodiment will be described with reference to FIG.
Before the voltage comparison circuit operates, it is set to an initial state by a reset signal RST. That is, the D flip-flops D-FF1 to D-FF4 and D-FF5 to D-FF8 of the delay circuits DLY1 and DLY2 are reset, the output terminal Q is kept at a low level, and the inverted output terminal Qz is kept at a high level. . That is, in the initial state, the switching signal SP1 is set to a low level, and the switching signal SP2 is set to a high level. Accordingly, in reference voltage switching circuit SWC2, both pMOS transistor PT1 and nMOS transistor NT1 are turned off, and the comparison voltage is divided voltage v set by resistance elements R1 and R2._r  Is set to
[0101]
In response to the rising edge of the comparator CMP1, the output signal of the AND gate AGT1 rises, and the output terminal Q of the D flip-flop D-FF1 of the delay circuit DLY1 also rises. During the delay time set by the delay circuit DLY1, the output terminal Q of the D flip-flop D-FF1 is held at the high level, and thereafter, is switched to the low level.
[0102]
While the switching signal SP1 is held at the high level, the nMOS transistor NT1 of the reference voltage switching circuit SWC2 is held in the ON state, and the comparison voltage is the common potential V._SSIs set to
[0103]
The output signal of the AND gate AGT2 rises in response to the falling edge of the comparator CMP1, and the output terminal Q of the D flip-flop D-FF5 of the delay circuit DLY2 also rises in response. During the delay time set by the delay circuit DLY2, the output terminal Q of the D flip-flop D-FF5 is held at a high level, and thereafter, is switched to a low level. The inverted output terminal Qz of the D flip-flop D-FF5 is held at a low level while the output terminal Q is at a high level. That is, the switching signal SP2 is held at the low level during the delay time of the delay circuit DLY2 from the falling edge of the output signal of the comparator CMP1.
[0104]
While the switching signal SP2 is kept at the low level, the pMOS transistor PT1 of the reference voltage switching circuit SWC2 is kept on, and the comparison voltage is the power supply voltage V._CCIs set to
[0105]
Thus, the delay circuits DLY1 and DLY2 and the reference voltage switching circuit SWC2 provide the voltage comparison circuit with a hysteresis characteristic. As a result, the input signal V_inCan suppress the influence of noise mixed into the input signal V, prevent malfunction of the voltage comparison circuit, and_inLevel change point can be accurately detected.
[0106]
FIG. 8 shows a circuit block 10 including a comparator CMP1 and a reference voltage switching circuit SWC2. The circuit block 10 has the same configuration as the circuit block 10 of the voltage comparison circuit shown in FIG.
[0107]
In the circuit block 10, the comparator CMP1 has a non-inverting connection. That is, the input signal V_inIs applied to the non-inverting input terminal (+) of the comparator CMP1 and the reference voltage V_ref  Is applied to the inverting input terminal (-) of the comparator CMP1. Therefore, the input signal V_inIs higher than the level of the comparison voltage, the comparator CMP1 outputs a high-level output signal V₀  Is output, and conversely, the input signal V_inIs lower than the level of the comparison voltage, the low-level output signal V₀  Is output.
[0108]
In the case of non-inverting connection, the output signal V of the comparator CMP1₀  At a predetermined time from the rising edge of the common potential V, for example, the common potential V_SSAnd the output signal V of the comparator CMP1₀  At a predetermined time after the falling edge of the power supply voltage V, for example, the power supply voltage V_CC, The voltage comparison circuit can be provided with a hysteresis characteristic.
[0109]
FIG. 9 shows a configuration of the comparator CMP2 and the reference voltage switching circuit SWC3 in the case of the inversion connection. The circuit block 20 includes the comparator CMP2, the reference voltage switching circuit SWC3, and the inverters INV3 and INV4.
[0110]
As shown, the input signal V_inIs applied to the inverting input terminal (-) of the comparator CMP2, and the comparison voltage is applied to the non-inverting input terminal (+) of the comparator CMP2. Therefore, the input signal V_inIs higher than the reference voltage level, the comparator CMP2 outputs a low-level output signal V₀  Is output, and conversely, the input signal V_inIs lower than the reference voltage level, the high level output signal V₀  Is output.
[0111]
In the case of the non-inverting connection, the output signal V of the comparator CMP2₀  At a predetermined time from the rising edge of the power-supply voltage V_CCAnd the output signal V of the comparator CMP2₀  At a predetermined time after the falling edge of the common potential V, for example, the common potential V_SS, The voltage comparison circuit can be provided with a hysteresis characteristic.
[0112]
The delay circuits DLY1 and DLY2 connected to the circuit block 20 shown in FIG. 9 have the same configuration as the delay circuit shown in FIG.
In the initial state, since the switching signal SP1 is set to the low level and the switching signal SP2 is set to the high level, the output terminals of the inverters INV2 and INV3 are set to the high level and the low level, respectively. Therefore, both the pMOS transistor PT1 and the nMOS transistor NT1 of the reference voltage switching circuit SWC3 are turned off. At this time, the comparison voltage is set to the divided voltage set by the resistance elements R1 and R2.
[0113]
Input signal V_inOf the comparator CMP2 decreases when the level of the comparator signal drops to the level of the comparison voltage.₀  Rises from low level to high level. Output signal V₀  , The switching signal SP1 is set to the high level in the delay time of the delay circuit DLY1 from the rising edge of. In response to this, the output signal of the inverter INV2 is set to the low level, so that the pMOS transistor PT1 of the reference voltage switching circuit SWC3 is set to the ON state, and the comparison voltage is the power supply voltage V_CCIs set to
[0114]
Conversely, the input signal V_inRises and exceeds the level of the comparison voltage, the output signal V₀  Falls from the high level to the low level. Output signal V₀  The switching signal SP2 is set to the low level in the delay time of the delay circuit DLY2 from the falling edge of the switching signal SP2. In response to this, the output signal of the inverter INV3 is set to the high level, so that the nMOS transistor NT1 of the reference voltage switching circuit SWC3 is set to the on state, and the comparison voltage is set to the common potential V._SSIs set to
[0115]
In this manner, the circuit block 20 can provide the inverting connection voltage comparison circuit with a hysteresis characteristic. In the case of the inversion connection, the input signal V_inIt is possible to suppress the influence of noise mixed into the input signal, prevent malfunction of the circuit, and detect the level change point of the input signal with high accuracy.
[0116]
【The invention's effect】
As described above, according to the voltage comparison circuit of the present invention, a hysteresis characteristic is given to the voltage comparison circuit for a predetermined time in accordance with a change in the output signal level of the voltage comparison circuit, so that the voltage comparison circuit mixes with the detection target signal. The influence of the noise can be suppressed, and the level change point at which the detection target signal passes the predetermined reference value can be detected with high accuracy.
Thus, when the phase relationship between the rise and fall of the detection target signal is important, the signal delay due to the hysteresis characteristic of the conventional voltage comparison circuit can be eliminated by applying the voltage comparison circuit of the present invention, and high precision There is an advantage that real control can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a voltage comparison circuit according to the present invention.
FIG. 2 is a waveform chart showing the operation of the first embodiment.
FIG. 3 is a circuit diagram showing a second embodiment of the voltage comparison circuit according to the present invention.
FIG. 4 is a waveform chart showing the operation of the second embodiment.
FIG. 5 is a circuit diagram showing a third embodiment of the voltage comparison circuit according to the present invention.
FIG. 6 is a waveform chart showing the operation of the third embodiment.
FIG. 7 is a circuit diagram showing a fourth embodiment of the voltage comparison circuit according to the present invention.
FIG. 8 is a circuit diagram showing a configuration of a reference voltage switching circuit and a comparator portion of a non-inverting connection voltage comparison circuit.
FIG. 9 is a circuit diagram showing a configuration of a reference voltage switching circuit and a comparator part of a voltage comparison circuit of an inversion connection.
FIG. 10 is a circuit diagram showing a configuration of a general voltage comparison circuit.
FIG. 11 is a waveform chart showing an operation of a general voltage comparison circuit.
FIG. 12 is a waveform diagram showing an operation of the voltage comparison circuit when noise is mixed in an input signal.
FIG. 13 is an enlarged view showing waveforms of input and output signals before and after an input signal rises and passes a reference voltage.
FIG. 14 is an enlarged view showing waveforms of input and output signals before and after an input signal drops and passes a reference voltage.
FIG. 15 is a diagram illustrating an example of a voltage comparison circuit provided with a hysteresis characteristic.
FIG. 16 is a diagram showing another example of a voltage comparison circuit to which a hysteresis characteristic is given.
[Explanation of symbols]
10, 20,... A circuit block composed of a reference voltage switching circuit and a comparator;
CMP0, CMP0 ', CMP1, CMP2 ... comparators,
D-FF1 to D-FF8 ... D flip-flop,
NRGT1 ... NOR gate,
AGT1 to AGT5 ... AND gate,
INV1, INV2, INV3 ... inverter,
S1, S2, S3 ... switch,
OGT1… OR gate,
DLY0, DLY1, DLY2, DLY1a, DLY2a ... delay circuit,
OS1, OS2: monostable multivibrator,
PT1 ... pMOS transistor,
NT1 ... nMOS transistor,
R1, R2, R3, R4 ... resistance elements,
C1, C2: capacitors.

Claims

An input signal is compared with a comparison signal. If the input signal is larger than the comparison signal, an output signal of a first level is output. If the input signal is smaller than the comparison signal, a second output signal is output. A comparison circuit that outputs an output signal having a level of
A first detection circuit for detecting that the output signal has changed from a first level to a second level;
A second detection circuit for detecting that the output signal has changed from the second level to the first level;
A timer circuit having a delay circuit and measuring a predetermined period according to a detection result of the first detection circuit or the second detection circuit;
The level of the comparison signal is a first reference value that is a power supply voltage, a third reference value that is a reference potential, or a second reference value that is smaller than the first reference value and larger than the third reference value. A comparison signal setting circuit for setting a reference value;
Has,
The comparison signal is set to the first reference value or the third reference value according to a detection result of the first detection circuit or the second detection circuit, and thereafter, the predetermined period elapses. Then, the voltage comparison circuit is set to the second reference value.

An input signal is compared with a comparison signal. If the input signal is larger than the comparison signal, an output signal of a first level is output. If the input signal is smaller than the comparison signal, a second output signal is output. A comparison circuit that outputs an output signal having a level of
A first detection circuit for detecting that the output signal has changed from a first level to a second level;
A second detection circuit for detecting that the output signal has changed from the second level to the first level;
A timer circuit that has a delay circuit and measures a first time or a second time according to a detection result of the first detection circuit or the second detection circuit;
The level of the comparison signal is a first reference value that is a power supply voltage, a third reference value that is a reference potential, or a second reference value that is smaller than the first reference value and larger than the third reference value. A comparison signal setting circuit for setting a reference value;
Has,
The comparison signal is set to the first reference value according to a detection result of the first detection circuit, and is set to the second reference value after the first time has elapsed. A voltage comparison circuit that is set to the third reference value in accordance with a detection result of the detection circuit of (1), and is set to the second reference value when the second time has elapsed thereafter.

3. The voltage comparison circuit according to claim 1, wherein the delay circuit has a plurality of flip-flops connected in series.

4. The voltage comparison circuit according to claim 1, wherein the second reference value is a potential located substantially at the center between the first reference value and the third reference value.