KR100596771B1 - Address transition detector circuit - Google Patents

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    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Abstract

본 발명은 반도체 메모리 장치의 어드레스 천이 검출 회로에 관한 것으로, ATD의 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징과 폴링을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성함으로써, 레이아웃의 면적을 대폭 줄이고 전류소모를 줄일 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address transition detection circuit of a semiconductor memory device, wherein a delay portion for delaying an input signal of an ATD is formed by combining the ones that existed separately from rising and falling in conventional circuits, thereby greatly reducing the area of the layout. It has the effect of reducing the current consumption.

이를 위하여, 본 발명의 어드레스 천이 검출 회로는 입력라인으로 부터의 어드레스신호를 입력하여 일정시간 지연된 펄스 신호를 발생하는 지연 수단과, 상기 어드레스신호가 변화하는 것을 감지하여 상기 지연 수단에서 지연된 시간만큼의 제1 논리레벨을 갖는 펄스신호를 발생하는 펄스신호 발생수단을 포함하여 구성하였다.To this end, the address transition detection circuit of the present invention inputs an address signal from an input line to delay means for generating a pulse signal delayed for a predetermined time, and detects that the address signal is changed, thereby delaying the delay time by the delay means. And pulse signal generating means for generating a pulse signal having a first logic level.

Description

어드레스 천이 검출 회로{ADDRESS TRANSITION DETECTOR CIRCUIT}Address Transition Detection Circuit {ADDRESS TRANSITION DETECTOR CIRCUIT}

도 1은 종래의 어드레스 천이 검출 회로도1 is a conventional address transition detection circuit diagram

도 2a 및 도 2b는 종래의 어드레스 천이 검출 회로의 동작 타이밍도2A and 2B are operation timing diagrams of a conventional address transition detection circuit.

도 3은 본 발명의 어드레스 천이 검출 회로도3 is an address transition detection circuit diagram of the present invention.

도 4a 및 도 4b는 본 발명의 어드레스 천이 검출 회로의 동작 타이밍도4A and 4B are operation timing diagrams of the address transition detection circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 라이징 에지 검출부 12, 22, 112 : 딜레이단10: rising edge detector 12, 22, 112: delay stage

20 : 폴링 에지 검출부 30 : 논리 연산부20: falling edge detection unit 30: logic operation unit

100 : 어드레스 천이 검출 회로 110 : 지연 회로부 100: address transition detection circuit 110: delay circuit section

120 : 펄스신호 발생 회로부120: pulse signal generating circuit portion

본 발명은 어드레스 천이 검출(Address transition detector ; 'ATD') 회로에 관한 것으로, 특히 ATD의 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징(rising)과 폴링(falling)을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성함으로써, 레이아웃의 면적을 대폭 줄이고 전류소모를 줄인 어드레 스 천이 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address transition detector (ATD) circuit. In particular, a delay portion for delaying an input signal of an ATD exists in a conventional circuit by distinguishing rising and falling, respectively. By combining what was previously done, the present invention relates to an address transition detection circuit that greatly reduces the layout area and reduces current consumption.

본 발명은 디램(DRAM : Dynamic Random Access Memory), 에스램(SRAM : Static Random Access Memory), 마스크 롬(Mask ROM : Read Only Memory) 등의 반도체 기억소자에 적용할 수 있다.The present invention can be applied to semiconductor memory devices such as DRAM (DRAM), Static Random Access Memory (SRAM), and Mask ROM (Read Only Memory).

일반적으로, 어드레스 천이 검출회로는 외부로부터 입력되는 어드레스가 천이될 때에 일정한 폭을 갖는 펄스 신호를 출력하는 회로로서, 일정폭을 갖는 펄스 신호를 이용하여 펄스 신호가 인에이블된 시간 동안에만 소자를 동작시켜 불필요한 전력 소비를 줄이는 역할을 한다.In general, the address transition detection circuit outputs a pulse signal having a constant width when an address input from the outside transitions, and operates the device only during a time when the pulse signal is enabled using a pulse signal having a constant width. To reduce unnecessary power consumption.

도 1은 인버터 체인을 사용한 종래의 어드레스 천이 검출회로를 나타낸 것으로, 입력라인으로 부터의 어드레스신호(IN)를 입력하여 이 어드레스신호(IN)가 라이징(rising)될 때 일정 구간의 펄스 신호를 발생하는 라이징 에지 검출부(10)와, 상기 입력라인으로 부터의 어드레스신호(IN)를 입력하여 이 어드레스신호(IN)가 폴링(falling)될 때 일정 구간의 펄스 신호를 발생하는 폴링 에지 검출부(20)와, 상기 라이징 에지 검출부(10)로부터 출력된 펄스 신호와 상기 폴링 에지 검출부(20)로부터 출력된 펄스 신호를 논리합하여 출력하는 논리 연산부(30)로 구성된다.1 illustrates a conventional address transition detection circuit using an inverter chain, and inputs an address signal IN from an input line to generate a pulse signal at a predetermined interval when the address signal IN rises. A rising edge detector 10 and a falling edge detector 20 which inputs an address signal IN from the input line and generates a pulse signal of a predetermined section when the address signal IN is falling; And a logic operation unit 30 for logically combining and outputting the pulse signal output from the rising edge detection unit 10 and the pulse signal output from the falling edge detection unit 20.

도시한 바와 같이, 상기 라이징 에지 검출부(10)는 입력라인으로 부터의 어드레스신호(IN)를 반전한 신호(Nd2)를 출력하는 인버터(INV1)와, 상기 인버터(INV1)의 출력신호를 다시 반전한 후 일정구간 지연시킨 신호(Nd1)를 출력하는 인버터(INV2) 및 딜레이단(12)과, 상기 딜레이단(12)의 출력신호(Nd1)와 상기 인버터(INV1)의 출력신호를 NOR 연산하여 상기 어드레스신호(IN)의 라이징 구간을 검출하는 NOR 게이트(NOR1)로 구성된다.As illustrated, the rising edge detector 10 inverts the inverter INV1 which outputs the signal Nd2 inverting the address signal IN from the input line, and inverts the output signal of the inverter INV1 again. After that, the inverter INV2 and the delay stage 12 outputting the signal Nd1 delayed by a certain period, the output signal Nd1 of the delay stage 12 and the output signal of the inverter INV1 are NORed. The NOR gate NOR1 detects a rising section of the address signal IN.

그리고, 폴링 에지 검출부(20)는 입력라인으로 부터의 어드레스신호(IN)를 반전한 신호(Nd2)를 출력하는 인버터(INV3)와, 상기 인버터(INV3)의 출력신호를 일정구간 지연시킨 신호(Nd4)를 출력하는 딜레이단(22)과, 상기 딜레이단(22)의 출력신호(Nd4)와 상기 어드레스신호(IN)를 NOR 연산하여 상기 어드레스신호(IN)의 폴링 구간을 검출하는 NOR 게이트(NOR2)로 구성된다.In addition, the falling edge detector 20 includes an inverter INV3 for outputting the signal Nd2 inverting the address signal IN from the input line, and a signal for delaying the output signal of the inverter INV3 for a predetermined period ( A NOR gate (NOR gate) configured to detect a polling period of the address signal IN by performing an NOR operation on the delay stage 22 outputting the Nd4 and the output signal Nd4 and the address signal IN of the delay stage 22. NOR2).

상기 논리 연산부(30)는 상기 라이징 에지 검출부(10)의 출력 펄스 신호(Nd3)와 상기 폴링 에지 검출부(20)의 출력 펄스 신호(Nd5)를 입력하여 NOR 연산하는 NOR 게이트(NOR3)와, 상기 NOR 게이트(NOR3)의 출력 신호를 반전시켜 어드레스천이검출신호(OUT)를 출력하는 인버터(INV4)로 구성된다.The logic operation unit 30 may include an NOR gate NOR3 for inputting an output pulse signal Nd3 of the rising edge detector 10 and an output pulse signal Nd5 of the falling edge detector 20 and performing an NOR operation, and The inverter INV4 outputs the address transition detection signal OUT by inverting the output signal of the NOR gate NOR3.

종래의 어드레스 천이 검출 회로는 입력라인으로 부터의 어드레스 신호(IN)를 검출하여 라이징 구간과 폴링 구간에 각각 일정한 폭을 갖는 펄스 신호를 발생하도록 한다. 즉, 출력 신호인 상기 어드레스천이검출신호(OUT)는 상기 어드레스신호(IN)의 라이징에지 및 폴리에지에서 일정한 폭의 하이 논리펄스를 갖는다.The conventional address transition detection circuit detects the address signal IN from the input line and generates a pulse signal having a constant width in the rising section and the falling section, respectively. That is, the address transition detection signal OUT, which is an output signal, has a high logic pulse having a constant width at the rising edge and the poly edge of the address signal IN.

도 2a 및 도 2b는 종래의 어드레스 천이 검출 회로의 동작 타이밍을 나타낸 것이다. 여기서, 도 2b의 (a)와 (b) 펄스 신호는 전원전압이 3V일 때 입력어드레스신호(a)와 어드레스 천이 검출 신호인 출력신호(b)를 각각 나타낸 것이다. 그리고, (c)와 (d) 펄스 신호는 전원전압이 1.5V일 때 입력어드레스신호(c)와 어드레스 천이 검출 신호인 출력신호(d)를 각각 나타낸 것이다.2A and 2B show operation timings of a conventional address transition detection circuit. Here, the pulse signals (a) and (b) of FIG. 2B show the input address signal a and the output signal b which is an address transition detection signal when the power supply voltage is 3V, respectively. The pulse signals (c) and (d) represent the input address signal c and the output signal d which is an address transition detection signal when the power supply voltage is 1.5V, respectively.

그런데, 이와 같이 구성된 종래의 어드레스 천이 검출 회로에 있어서는, 입력라인으로 부터의 어드레스 신호가 천이(라이징 및 폴링)되는 것을 검출하기 위한 라이징 에지 검출부(10)와 폴링 에지 검출부(20)가 각각 2개가 필요하였다. 이는 어드레스 핀 갯수 만큼 어드레스 천이 검출 회로가 필요하기 때문에 레이아웃의 면적을 많이 차지하게 되고, 또한 전류의 소모가 많은 문제점이 있었다. However, in the conventional address transition detection circuit configured as described above, two rising edge detectors 10 and two falling edge detectors 20 for detecting the transition (rising and polling) of the address signal from the input line are provided. Needed. This takes up a lot of layout area and requires a lot of current since the address transition detection circuit is needed as many as the number of address pins.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징과 폴링을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성함으로써, 레이아웃의 면적을 대폭 줄이고 전류소모를 줄인 어드레스 천이 검출 회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and the present invention provides a delay area for delaying an input signal by combining the ones that exist in the conventional circuits by separating rising and falling, thereby greatly increasing the area of the layout. Its purpose is to provide an address transition detection circuit with reduced current consumption.

상기 목적을 달성하기 위하여, 본 발명에 의한 어드레스 천이 검출 회로는,In order to achieve the above object, the address transition detection circuit according to the present invention,

입력라인으로 부터의 어드레스신호를 입력하여 일정시간 지연된 펄스 신호를 발생하는 지연 수단과,Delay means for inputting an address signal from an input line to generate a pulse signal delayed for a predetermined time;

상기 어드레스신호가 변화하는 것을 감지하여 상기 지연 수단에서 지연된 시간만큼의 제1 논리레벨을 갖는 펄스신호를 발생하는 펄스신호 발생수단을 포함하여 이루어진 것을 특징으로 한다.And a pulse signal generating means for detecting that the address signal changes and generating a pulse signal having a first logic level equal to the delayed time in the delay means.

여기서, 상기 제1 논리레벨은 '로직로우'인 것을 특징으로 한다.Here, the first logic level is 'logic low'.

그리고, 상기 지연 수단은, 상기 어드레스신호를 입력하는 입력라인과 일정시간 지연된 펄스 신호를 출력하는 출력노드 사이에 직렬접속된 제1 인버터와 딜레 이단 및 제2 인버터로 구성된 것을 특징으로 한다.The delay means may include a first inverter, a delay stage, and a second inverter connected in series between an input line for inputting the address signal and an output node for outputting a pulse signal delayed for a predetermined time.

상기 펄스신호 발생수단은, 상기 어드레스신호가 천이되는 구간부터 상기 지연 수단에서 출력된 펄스 신호가 천이되는 구간까지 '로우'레벨을 갖는 펄스 신호를 발생하도록 구성된 것을 특징으로 한다.The pulse signal generating means may be configured to generate a pulse signal having a 'low' level from a section in which the address signal transitions to a section in which a pulse signal output from the delay means transitions.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 3은 본 발명의 어드레스 천이 검출 회로를 나타낸 것으로, 입력라인으로 부터의 어드레스신호(IN)를 입력하여 일정시간 지연된 펄스 신호를 발생하는 지연 회로부(110)와, 상기 어드레스신호(IN)가 변화하는 것을 감지하여 상기 지연 회로부(110)에서 지연된 시간만큼의 '로우'레벨을 갖는 펄스신호를 발생하는 펄스신호 발생 회로부(120)를 구비한다.3 illustrates an address transition detection circuit of the present invention, in which a delay circuit unit 110 for generating a pulse signal delayed by a predetermined time by inputting an address signal IN from an input line, and the address signal IN change. And a pulse signal generation circuit unit 120 for detecting a pulse signal having a 'low' level as much as the time delayed by the delay circuit unit 110.

상기 지연 회로부(110)는 어드레스신호(IN)를 입력하는 입력라인과 일정시간 지연된 펄스 신호를 출력하는 출력노드(Nd6) 사이에 직렬접속된 인버터(INV5)와 딜레이단(112) 및 인버터(INV6)로 구성된다.The delay circuit unit 110 includes an inverter INV5, a delay stage 112, and an inverter INV6 connected in series between an input line for inputting an address signal IN and an output node Nd6 for outputting a pulse signal delayed for a predetermined time. It is composed of

상기 펄스신호 발생 회로부(120)는 상기 어드레스신호(IN)가 천이되는 구간부터 상기 지연 회로부(110)에서 출력된 펄스 신호가 천이되는 구간까지 '로우'레벨을 갖는 펄스 신호를 발생하도록 구성된다. 도시한 바와 같이, 상기 어드레스신호(IN)에 의해 스위칭되는 PMOS 트랜지스터(P1)와 상기 지연 회로부(110)의 출력신호(Nd6)에 의해 스위칭되는 PMOS 트랜지스터(P3)가 전원전압(Vdd) 및 노드(Nd7) 사이에 직렬접속되고, 상기 어드레스신호(IN)의 반전신호에 의해 스위칭되는 PMOS 트랜지스터(P2)와 상기 지연 회로부(110)로부터 출력된 펄스신호(Nd6)의 반전신호에 의해 스위칭되는 PMOS 트랜지스터(P4)가 전원전압(Vdd) 및 노드(Nd7) 사이에 직렬접속되어 있다. 그리고, 상기 어드레스신호(IN)와 상기 지연 회로부(110)에서 출력된 펄스 신호(Nd6)에 의해 각각 스위칭되는 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)가 상기 노드(Nd7) 및 노드(Nd8) 사이에 병렬접속되어 상기 노드(Nd7)의 신호를 노드(Nd8)로 전달한다.The pulse signal generation circuit unit 120 is configured to generate a pulse signal having a 'low' level from a section where the address signal IN transitions to a section where the pulse signal output from the delay circuit section 110 transitions. As illustrated, the PMOS transistor P1 switched by the address signal IN and the PMOS transistor P3 switched by the output signal Nd6 of the delay circuit unit 110 are connected to a power supply voltage Vdd and a node. A PMOS connected in series between the Nd7 and the PMOS transistor P2 switched by the inverted signal of the address signal IN and the PMOS switched by the inverted signal of the pulse signal Nd6 output from the delay circuit unit 110. The transistor P4 is connected in series between the power supply voltage Vdd and the node Nd7. The NMOS transistor N1 and the NMOS transistor N2 switched by the address signal IN and the pulse signal Nd6 output from the delay circuit unit 110 are respectively the node Nd7 and the node Nd8. In parallel, the signals of the node Nd7 are transmitted to the node Nd8.

상기 어드레스신호(IN)의 반전신호에 의해 스위칭되는 NMOS 트랜지스터(N4)와 상기 지연 회로부(110)로부터 출력된 펄스신호(Nd6)의 반전신호에 의해 스위칭되는 NMOS 트랜지스터(N3)가 상기 노드(Nd8)와 접지전압(Vss) 사이에 접속되어 상기 노드(Nd8)의 신호를 접지전압(Vss)으로 흘러주게 된다.The node Nd8 includes an NMOS transistor N4 switched by an inversion signal of the address signal IN and an NMOS transistor N3 switched by an inversion signal of a pulse signal Nd6 output from the delay circuit unit 110. ) Is connected between the ground voltage Vss and the signal of the node Nd8 to the ground voltage Vss.

그리고, 상기 노드(Nd7)로 출력된 펄스 신호는 인버터(INV9)에 의해 반전되어 최종 출력단자(OUT)로 어드레스 천이 검출 신호를 출력하게 된다.The pulse signal output to the node Nd7 is inverted by the inverter INV9 to output the address transition detection signal to the final output terminal OUT.

그러면, 상기 구성을 갖는 본 발명의 어드레스 천이 검출 회로의 동작을 도 4a에 도시한 동작 타이밍도를 참조하여 설명하기로 한다.Next, the operation of the address transition detection circuit of the present invention having the above configuration will be described with reference to the operation timing diagram shown in Fig. 4A.

먼저, 도 4a에 나타낸 것과 같은 어드레스신호(IN)가 입력되면 지연 회로부(110)에 의해 일정시간 지연된 (b)와 같은 펄스 신호가 노드(Nd6)로 출력된다. First, when an address signal IN as shown in FIG. 4A is input, a pulse signal such as (b) which is delayed for a predetermined time by the delay circuit unit 110 is output to the node Nd6.

상기 펄스신호 발생 회로부(120)는 어드레스신호(IN)와 상기 지연 회로부(110)로부터 출력된 펄스신호(Nd6)가 모두 '로우'일때는 PMOS 트랜지스터(P1 및 P3)가 턴-온되고 NMOS 트랜지스터(N1 및 N2)가 턴-오프되어 노드(Nd7)는 '하이' 전위레벨을 갖게 된다. 그런데, 상기 어드레스신호(IN)가 '로우'에서 '하이'로 전이되면 상기 PMOS 트랜지스터(P1 및 P4)는 턴-오프되고 PMOS 트랜지스터(P2 및 P3)가 턴-온되어 노드(Nd7)로 전원전압(Vdd)을 차단하고, NMOS 트랜지스터(N1 및 N3)가 턴-온되어 접지전압(Vss)으로 커런트 패스(Path)가 형성되어 상기 노드(Nd7)는 '로우' 전위레벨을 갖게 된다. 이때, 상기 NMOS 트랜지스터(N2 및 N4)는 상기 지연 회로부(110)의 출력 신호(Nd6)가 상기 어드레스신호(IN)를 일정 시간동안 지연하여 출력하기 때문에 이 지연된 시간만큼 턴-오프하게 된다. 그후, 상기 지연 회로부(110)의 출력 신호(Nd6)가 '로우'에서 '하이'로 전이되면 PMOS 트랜지스터(P2 및 P4)는 턴-온 상태에 있고 NMOS 트랜지스터(N1 및 N2)가 턴-온 상태에 있지만, NMOS 트랜지스터(N3 및 N4)가 턴-오프된 상태이기 때문에 상기 노드(Nd7)는 '하이'로 바뀌게 된다.When the address signal IN and the pulse signal Nd6 output from the delay circuit unit 110 are both 'low', the PMOS transistors P1 and P3 are turned on and the NMOS transistor is turned on. N1 and N2 are turned off so that node Nd7 has a 'high' potential level. However, when the address signal IN transitions from 'low' to 'high', the PMOS transistors P1 and P4 are turned off and the PMOS transistors P2 and P3 are turned on to supply power to the node Nd7. The voltage Vdd is cut off and the NMOS transistors N1 and N3 are turned on to form a current path with the ground voltage Vss, so that the node Nd7 has a low potential level. At this time, the NMOS transistors N2 and N4 turn off by the delayed time because the output signal Nd6 of the delay circuit unit 110 delays and outputs the address signal IN for a predetermined time. Thereafter, when the output signal Nd6 of the delay circuit unit 110 transitions from 'low' to 'high', the PMOS transistors P2 and P4 are turned on and the NMOS transistors N1 and N2 are turned on. Although in the state, the node Nd7 changes to 'high' because the NMOS transistors N3 and N4 are turned off.

그후, 상기 어드레스신호(IN)가 '하이'에서 '로우'로 전이되면 상기 지연 회로부(110)의 펄스 신호(Nd6)는 일정구간동안 '하이'를 유지하게 되므로 PMOS 트랜지스터(P2 및 P3)가 턴-오프되고 NMOS 트랜지스터(N2 및 N4)가 턴-온되어 상기 노드(Nd7)에서 접지전압(Vss)으로 커런트 패스가 형성되어 상기 노드(Nd7)는 '로우'가 된다. 이후, 얼마의 시간이 경과된 후 상기 지연 회로부(110)의 출력 펄스신호(Nd6)가 '하이'에서 '로우'로 변하면 상기 PMOS 트랜지스터(P1 및 P3)가 턴-온되고 NMOS 트랜지스터(N1 및 N2)가 턴-오프되어 노드(Nd7)는 '하이' 전위레벨을 갖게 된다.After that, when the address signal IN transitions from 'high' to 'low', the pulse signal Nd6 of the delay circuit unit 110 maintains 'high' for a predetermined period, so that the PMOS transistors P2 and P3 The NMOS transistors N2 and N4 are turned off and a current path is formed from the node Nd7 to the ground voltage Vss so that the node Nd7 becomes 'low'. After that, when the output pulse signal Nd6 of the delay circuit unit 110 changes from 'high' to 'low' after a certain time, the PMOS transistors P1 and P3 are turned on and the NMOS transistors N1 and N2) is turned off so that node Nd7 has a 'high' potential level.

따라서, 본 발명은 종래의 라이징 에지 검출 회로부와 폴링 에지 검출 회로부로 2개의 검출 회로가 필요하던 것을 1개의 회로로 구성하여 입력라인으로부터 입력되는 어드레스의 변화를 동일하게 검출할 수 있다.Therefore, in the present invention, the two rising edge circuits required by the rising edge detection circuit portion and the falling edge detection circuit portion are constituted by one circuit so that a change in the address input from the input line can be detected in the same manner.

도 4b의 (a)와 (b) 펄스 신호는 전원전압이 3V일 때 입력어드레스신호(a)와 어드레스 천이 검출 신호인 출력신호(b)를 각각 나타낸 것이다. 그리고, (c)와 (d) 펄스 신호는 전원전압이 1.5V일 때 입력어드레스신호(c)와 어드레스 천이 검출 신호인 출력신호(d)를 각각 나타낸 것이다.The pulse signals of (a) and (b) of FIG. 4b respectively show an input address signal a and an output signal b which is an address transition detection signal when the power supply voltage is 3V. The pulse signals (c) and (d) represent the input address signal c and the output signal d which is an address transition detection signal when the power supply voltage is 1.5V, respectively.

이상에서 설명한 바와 같이, 본 발명에 의한 어드레스 천이 검출 회로에 있어서는, ATD의 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징(rising)과 폴링(falling)을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성하여 레이아웃의 면적을 대폭 줄이고 전류소모를 줄일 수 있는 효과가 있다. As described above, in the address transition detection circuit according to the present invention, a delay portion for delaying the input signal of the ATD is divided into a rising and a falling in the conventional circuit, respectively. It is effective to greatly reduce the layout area and reduce the current consumption.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (4)

어드레스 신호를 일정시간 지연하여 출력하는 지연 수단과,Delay means for delaying and outputting the address signal for a predetermined time; 상기 어드레스 신호가 상기 지연 수단에서 지연된 시간 만큼의 펄스 폭을 갖는 펄스 신호를 출력하는 펄스 신호 발생수단을 포함하되,A pulse signal generating means for outputting a pulse signal having a pulse width equal to a time delayed by said address signal by said delay means, 상기 펄스 신호 발생 수단은,The pulse signal generating means, 전원전압과 상기 펄스 신호를 출력하는 노드 사이에 제 1 경로와 제 2 경로가 병렬로 구성되며, 상기 제 1 경로는 상기 어드레스 신호와 상기 지연수단의 출력이 로우 레벨일때 턴온되며, 상기 제 2 경로는 상기 어드레스 신호와 상기 지연수단의 출력의 하이 레벨일때 각각 턴온되는 제 1 스위칭 수단;A first path and a second path are configured in parallel between a power supply voltage and a node for outputting the pulse signal. The first path is turned on when the address signal and the output of the delay means are at a low level. First switching means each turned on at a high level of the address signal and the output of the delay means; 상기 어드레스 신호가 하이 레벨일때 턴온되는 제 1 트랜지스터와 상기 지연신호가 하이 레벨일때 턴온되는 제 2 트랜지스터가 상기 노드에 병렬 결합된 제 2 스위칭 수단; 및Second switching means in which a first transistor turned on when the address signal is at a high level and a second transistor turned on when the delay signal is at a high level are coupled in parallel to the node; And 상기 제 2 스위칭 수단과 접지 사이에, 상기 지연신호가 로우 레벨일때 턴온되는 제 3 트랜지스터와 상기 어드레스가 로우 레벨일때 턴온되는 제 4 트랜지스터가 병렬 결합된 제 3 스위칭 수단;을 구비함으로써,A third switching means in which a third transistor turned on when the delay signal is at a low level and a fourth transistor turned on when the address is at a low level, between the second switching means and ground; 상기 어드레스 신호와 상기 지연수단의 출력이 모두 로우이면, 제 1 경로가 턴온되고 상기 2 스위칭 수단이 턴오프되어서 상기 노드가 하이 레벨로 변화되고,If both the address signal and the output of the delay means are low, the first path is turned on and the second switching means are turned off to change the node to a high level, 그 후 상기 어드레스 신호만 하이 레벨로 변환되면, 상기 제 1 스위칭 수단이 턴오프되고 상기 제 제 1 및 제 3 트랜지스터가 턴온되어 상기 노드가 로우 레벨로 변화되며, After that, if only the address signal is converted to a high level, the first switching means is turned off and the first and third transistors are turned on to change the node to a low level. 그 후 상기 지연수단의 출력이 일정시간 로우를 유지한 후 하이 레벨로 변환되면, 상기 제 2 경로가 턴온되고 상기 제 3 스위칭 수단이 턴오프되어 상기 노드가 하이레벨로 변화되고,After that, if the output of the delay means is kept low for a predetermined time and then converted to a high level, the second path is turned on and the third switching means is turned off to change the node to a high level. 그 후 상기 어드레스 신호만 로우 레벨로 변환되면 상기 제 1 스위칭 수단은 턴오프되고, 상기 제 2 및 제 4 트랜지스터가 턴온되어 상기 노드가 로우 레벨로 변화되며,Thereafter, when only the address signal is converted to the low level, the first switching means is turned off, the second and fourth transistors are turned on, and the node is changed to the low level. 그 후 상기 지연수단의 출력이 로우 레벨로 변환되면, 상기 제 1 경로가 턴온되고 상기 제 2 스위칭 수단이 턴오프되어 상기 노드가 하이 레벨로 변화됨을 특징으로 하는 어드레스 천이 검출 회로.And when the output of the delay means is converted to a low level, the first path is turned on and the second switching means is turned off to change the node to a high level. 삭제delete 제 1 항에 있어서, 상기 지연 수단은,The method of claim 1, wherein the delay means, 상기 어드레스 신호를 입력하는 입력라인과 일정시간 지연된 펄스 신호를 출력하는 출력노드 사이에 직렬접속된 제1 인버터와 딜레이단 및 제2 인버터로 구성된 것을 특징으로 하는 어드레스 천이 검출 회로.And a first inverter connected in series between the input line for inputting the address signal and an output node for outputting a pulse signal delayed for a predetermined time, a delay stage and a second inverter. 삭제delete
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