KR100246321B1 - Transition detector - Google Patents
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Abstract
본 발명은 구조가 간단하며, 노이즈에 강한 트랜지션 디텍터에 관한 것으로써, 입력신호에 대하여 비중첩되는 신호를 발생하는 비중첩 신호발생기와, 상기 비중첩 신호발생기에서 출력된 비중첩 신호를 조합하여 입력신호가 변화할때마다 일정한 펄스신호를 발생하는 펄스발생기로 구성된다.The present invention relates to a transition detector having a simple structure and strong against noise, comprising a combination of a non-overlapping signal generator for generating a signal that is not overlapped with an input signal and a non-overlapping signal output from the non-overlapping signal generator. It consists of a pulse generator that generates a constant pulse signal whenever the signal changes.
본 발명에 따른 트랜지션 디텍터는 구조가 매우 간단하여 고집적화에 유리하고, 입력신호에 의해 원샷 펄스가 발생하기 까지 거치는 논리 게이트의 수가 적으므로 고속 동작에 유리하다. 또한, 본 발명에 따른 트랜지션 디텍터는 입력신호에 쇼트펄스 노이즈가 들어와도 출력신호를 안정적으로 발생하므로 입력 노이즈에 강한 장점이 있다.The transition detector according to the present invention has a very simple structure, which is advantageous for high integration, and is advantageous for high-speed operation because the number of logic gates that pass through the one-shot pulse by the input signal is small. In addition, the transition detector according to the present invention has a strong advantage against input noise since the output signal is stably generated even when short pulse noise enters the input signal.
Description
본 발명은 입력신호의 변화를 감지하여 원샷(One-Shot) 펄스를 발생하는 트랜지션 디텍터에 관한 것으로, 특히, 구조가 간단하며, 노이즈에 강한 트랜지션 디텍터에 관한 것이다.The present invention relates to a transition detector for detecting a change in an input signal and generating a one-shot pulse. In particular, the present invention relates to a transition detector having a simple structure and strong noise.
제1(a)도는 종래의 트랜지션 디텍터를 도시한 회로도이다. 제1(a)도에 도시한 바와 같이, 종래의 트랜지션 디텍터는 입력신호(pulse input signal)를 수신하는 제1노아 게이트(NOR1)와, 상기 입력신호를 반전하는 인버터(INVO)와, 반전된 입력신호를 수산하는 제2노아 게이트(NOR2)와, 상기 입력신호를 지연시키는 제1지연부(DELAY1)와, 상기 반전된 입력신호를 지연시키는 제2지연부(DELAY2)와, 상기 제1 및 제2노아 게이트(NOR1, NOR2)의 출력을 노아링(Noring)하는 제3노아 게이트(NOR3)로 구성된다.1 (a) is a circuit diagram showing a conventional transition detector. As shown in FIG. 1 (a), the conventional transition detector includes a first NOR gate NOR1 for receiving a pulse input signal, an inverter INVO for inverting the input signal, and an inverted signal. A second NOR gate NOR2 for receiving an input signal, a first delay unit DELAY1 for delaying the input signal, a second delay unit DELAY2 for delaying the inverted input signal, and the first and second signals; The third NOR gate NOR3 is configured to Noring the outputs of the second NOR gates NOR1 and NOR2.
제1(b)도는 신호 지연을 주기 위해 인버터와 캐패시터의 조합으로 구성된 종래 트랜지션 디텍터의 지연부의 회로도이다.FIG. 1B is a circuit diagram of a delay unit of a conventional transition detector configured by a combination of an inverter and a capacitor to provide a signal delay.
상기와 같이 구성된 종래의 트랜지션 디텍터의 작용 및 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effects of the conventional transition detector configured as described above in detail as follows.
입력신호가 트랜지션하면, 노드(B)는 인버터(INVO)에 의해 반전된 입력신호를 발생하고, 노드(C)는 제1지연부(DELAY1)에 의해 입력신호를 지연시킨다. 또한, 노드(D)는 제2지연부(DELAY2)에 의해 반전된 입력신호를 지연시킨다.When the input signal transitions, the node B generates an input signal inverted by the inverter INVO, and the node C delays the input signal by the first delay unit DELAY1. Further, the node D delays the input signal inverted by the second delay unit DELAY2.
이에 따라, 제1노아 게이트(NOR1)는 입력신호와 제1지연부(DELAY1)에 의해 지연된 입력신호를 노아링한다. 제2노아 게이트(NOR2)는 반전된 입력신호와 제2지연부(DELAY2)에 의해 지연된 입력신호를 노아링한다. 이어서, 제3노아 게이트(NOR3)는 상기 제1노아 게이트(NOR1)의 출력과 상기 제2노아 게이트(NOR2)의 출력을 노아링한다. 결과적으로, 출력신호(pulse out)는 입력신호가 트랜지션할 때, 원샷 펄스를 발생한다.Accordingly, the first NOR gate NOR1 rings the input signal and the input signal delayed by the first delay unit DELAY1. The second NOR gate NOR2 rings the inverted input signal and the input signal delayed by the second delay unit DELAY2. Subsequently, the third NOR gate NOR3 rings the output of the first NOR gate NOR1 and the output of the second NOR gate NOR2. As a result, the output signal pulse out generates a one-shot pulse when the input signal transitions.
제2(a)도는 제1(a)도에 도시한 종래의 트랜지션 디텍터에 안정한 입력신호가 입력되었을 때의 타이밍도이다. 제2(b)도는 종래의 트랜지션 디텍터에 쇼트펄스 노이즈(Short Pulse Noise)가 입력되었을 때의 타이밍도이다.FIG. 2 (a) is a timing diagram when a stable input signal is input to the conventional transition detector shown in FIG. 1 (a). 2 (b) is a timing diagram when short pulse noise is input to a conventional transition detector.
제2(b)도에 도시한 바와 같이, 입력신호에 쇼트펄스 노이즈가 입력되면, 노드(B)에서, 쇼트펄스 노이즈는 반전되지만, 제2노아 게이트(NOR2)의 한 입력단자에 그대로 전달된다. 그러나, 노드(C, D)에서, 쇼트펄스 노이즈가 제1 및 제2지연부(DELAY1, DELAY2)에 의해 필터링되어 제거된다. 그러나, 제1 및 제2노아 게이트(NOR1, NOR2)의 출력단인 노드(E, F)에는 입력신호와 노드(B)에 의해 쇼트펄스 노이즈가 필터링되지 않은 상태로 전달된다.As shown in FIG. 2 (b), when the short pulse noise is input to the input signal, at the node B, the short pulse noise is inverted, but is transmitted to one input terminal of the second NOR gate NOR2 as it is. . However, at the nodes C and D, the short pulse noise is filtered out by the first and second delay units DELAY1 and DELAY2. However, the short pulse noise is transmitted to the nodes E and F, which are output terminals of the first and second NOR gates NOR1 and NOR2, by the input signal and the node B without being filtered.
따라서, 출력신호에는 노드(A)의 쇼트펄스 노이즈가 그대로 전달되어 칩 내부회로에서 오동작을 일으키는 문제점이 있다.Therefore, the short pulse noise of the node A is transmitted to the output signal as it is, causing a malfunction in the chip internal circuit.
또한, 종래의 트랜지션 디텍터는 회로의 구성이 복잡하여 고집적화에 매우 불리하다.In addition, the conventional transition detector has a complicated circuit configuration, which is very disadvantageous for high integration.
따라서, 본 발명의 목적은 노이즈에 강하여 출력신호를 안정적으로 발생하는 트랜지션 디텍터를 제공하는데 있다.Accordingly, an object of the present invention is to provide a transition detector that is resistant to noise and stably generates an output signal.
본 발명의 다른 목적은 구조가 간단하여 고집적화에 유리하며, 입력신호에 의해 원샷 펄스가 발생하기 까지 거치는 논리 게이트의 수가 적으므로 고속 동작에 적합한 트랜지션 디텍터를 제공하는데 있다.Another object of the present invention is to provide a transition detector suitable for high-speed operation because the structure is simple and advantageous to high integration, and the number of logic gates that pass through the one-shot pulse by the input signal is small.
따라서, 상기 목적을 달성하기 위한 본 발명의 트랜지션 디텍터는 입력신호를 수신하여 비중첩 신호를 발생하는 비중첩 신호발생기와, 상기 비중첩 신호발생기에서 발생한 비중첩 신호를 이용하여 비중첩구간동안 원샷 펄스를 발생하는 펄스발생기로 구성된다.Accordingly, the transition detector of the present invention for achieving the above object is a non-overlapping signal generator that receives an input signal and generates a non-overlapping signal, and a one-shot pulse during the non-overlapping section by using a non-overlapping signal generated by the non-overlapping signal generator. It consists of a pulse generator for generating a.
제1(a)도는 종래 트랜지션 디텍터(transition detector)의 회로도.Figure 1 (a) is a circuit diagram of a conventional transition detector.
제1(b)도는 종래 트랜지션 디텍터의 지연부의 회로도.1 (b) is a circuit diagram of a delay unit of a conventional transition detector.
제2(a)도-제2(b)도는 종래의 트랜지션 디텍터의 타이밍도.2 (a)-(b) are timing diagrams of a conventional transition detector.
제3도는 본 발명에 따른 트랜지션 디텍터의 회로도.3 is a circuit diagram of a transition detector according to the present invention.
제4도는 제3도의 트랜지션 디텍터를 구성하는 지연부의 일실시예를 도시한 도면.4 is a diagram illustrating an embodiment of a delay unit constituting the transition detector of FIG. 3.
제5(a)-제5(b)도는 제3도에 도시한 트랜지션 디텍터의 타이밍도.5 (a)-(b) are timing diagrams of the transition detector shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 비중첩 신호발생기 20 : 펄스발생기10: non-overlapping signal generator 20: pulse generator
AND : 앤드 게이트 DELAY1-DELAY2, Z : 지연부AND: AND gate DELAY1-DELAY2, Z: delay section
INVO, INV1-INV3 : 인버터 NOR1-NOR3 : 노아 게이트INVO, INV1-INV3: Inverter NOR1-NOR3: Noah Gate
MP1 : 피모스 트랜지스터 MN1 : 엔모스 트랜지스터MP1: PMOS transistor MN1: NMOS transistor
제3도는 본 발명에 따른 트랜지션 디텍터를 도시한 도면이다. 제3도에 도시한 바와 같이, 본 발명에 따른 트랜지션 디텍터는 입력신호를 수신하여 비중첩 신호(NOS, NOSB)를 발생하는 비중첩 신호발생기(10)와, 상기 비중첩 신호발생기(10)에서 출력한 비중첩 신호(NOS, NOSB)를 이용하여 비중첩 구간동안 원샷 펄스를 발생하는 펄스발생기(20)로 구성된다.3 is a diagram illustrating a transition detector according to the present invention. As shown in FIG. 3, the transition detector according to the present invention includes a non-overlapping signal generator 10 which receives an input signal and generates non-overlapping signals NOS and NOSB, and at the non-overlapping signal generator 10. The pulse generator 20 generates one-shot pulses during the non-overlap period by using the output non-overlapping signals NOS and NOSB.
여기서, 비중첩 신호발생기(10)는 입력신호(pulse input signal)를 수신하는 게이트와 전원전압(VCC)에 연결된 소오스와 노드(ND1)에 연결된 드레인을 가지는 피모스 트랜지스터(MP1)와, 입력신호를 수신하는 게이트와 그라운드전압(VSS)에 연결된 소오스와 노드(ND2)에 연결된 드레인을 가지는 엔모스 트랜지스터(MN1)와, 노드(ND1, ND2) 사이에서 신호를 지연시키는 지연부(Z)와, 상기 노드(ND1, ND2)의 신호를 버퍼링하는 인버터부(INV)로 구성된다.Here, the non-overlapping signal generator 10 includes a PMOS transistor MP1 having a gate for receiving a pulse input signal, a source connected to the power supply voltage VCC, and a drain connected to the node ND1, and an input signal. An NMOS transistor MN1 having a source connected to the gate and the ground voltage VSS and a drain connected to the node ND2, a delay unit Z for delaying a signal between the nodes ND1 and ND2, The inverter unit INV buffers the signals of the nodes ND1 and ND2.
또한, 펄스발생기(20)는 상기 인버터부(INV)에서 출력된 비중첩 신호(NOS, NOSB)를 논리곱하는 앤드 게이트(AND)로 구성된다.In addition, the pulse generator 20 includes an AND gate AND that ANDs the non-overlapping signals NOS and NOSB output from the inverter unit INV.
상기 인버터부(INV)는 노드(ND1)에 연결되어 신호를 버퍼링하는 제1 및 제2인버터(INV1, INV2)와 노드(ND2)에 연결되어 신호를 버퍼링하는 제3인버터(INV3)로 구성된다.The inverter unit INV includes first and second inverters INV1 and INV2 connected to the node ND1 to buffer the signal, and a third inverter INV3 connected to the node ND2 to buffer the signal. .
제4도는 상기 비중첩 신호발생기(10)를 구성하는 지연부(Z)의 여러 가지 실시예를 도시한 도면이다. 상기 지연부(Z)는 저항 또는 캐패시터, 또는 모스 트랜지스터를 단독 또는 조합하여 구성될 수 있다.4 is a diagram illustrating various embodiments of the delay unit Z constituting the non-overlapping signal generator 10. The delay unit Z may include a resistor, a capacitor, or a MOS transistor alone or in combination.
이하, 본 발명에 따른 트랜지션 디텍터의 작용 및 효과를 제3도와 제5(a)도-제5(b)도를 참조하여 설명하면 다음과 같다.Hereinafter, the operation and effects of the transition detector according to the present invention will be described with reference to FIGS. 3 and 5 (a) to 5 (b).
제5(a)도는 본 발명에 따른 트랜지션 디텍터에 안정한 입력신호가 입력될 때의 타이밍도이다.5 (a) is a timing diagram when a stable input signal is input to the transition detector according to the present invention.
먼저, 입력신호가 로우이면, 피모스 트랜지스터(MP1)는 턴온되고, 엔모스 트랜지스터(MN1)는 턴오프되므로, 노드(ND1, ND2)는 하이가 된다. 이에 따라, 제1 및 제2인버터(INV1, INV2)에 연결된 노드(NOSB)는 하이가 되고, 제3인버터(INV3)에 연결된 노드(NOS)는 로우가 된다. 따라서, 펄스발생기(20)의 앤드 게이트(AND)는 상기 노드(NOSB, NOS)에서 출력된 신호를 논리곱하여 로우인 신호를 출력한다.First, when the input signal is low, since the PMOS transistor MP1 is turned on and the NMOS transistor MN1 is turned off, the nodes ND1 and ND2 become high. Accordingly, the node NOSB connected to the first and second inverters INV1 and INV2 becomes high, and the node NOS connected to the third inverter INV3 becomes low. Therefore, the AND gate AND of the pulse generator 20 outputs a low signal by ANDing the signals output from the nodes NOSB and NOS.
이어서, 입력신호가 로우에서 하이로 천이되면, 피모스 트랜지스터(MP1)는 턴오프되고, 엔모스 트랜지스터(MN1)는 턴온되므로, 노드(ND2)는 로우가 된다. 이에 따라, 상기 노드(NOS)는 하이가 된다. 그러나, 노드(ND1)는 지연부(Z)에 의해 지연된 후에 로우가 되어, 노드(NOSB)도 지연부(Z)에 의해 지연되어 로우가 된다.Subsequently, when the input signal transitions from low to high, the PMOS transistor MP1 is turned off and the NMOS transistor MN1 is turned on, so that the node ND2 is low. Accordingly, the node NOS goes high. However, the node ND1 becomes low after being delayed by the delay unit Z, and the node NOSB is also delayed by the delay unit Z to become low.
따라서, 상기 노드(NOS, NOSB)의 신호는 지연부(Z)에 의한 지연만큼 비중첩구간을 갖게 된다.Therefore, the signals of the nodes NOS and NOSB have non-overlapping intervals as much as the delay by the delay unit Z.
입력신호가 하이에서 로우로 천이되면, 피모스 트랜지스터(MP1)는 턴온되고, 엔모스 트랜지스터(MN1)는 턴오프되므로, 노드(ND1)는 하이가 된다. 이에 따라, 상기 노드(NOSB)는 하이가 된다. 그러나, 노드(ND2)는 지연부(Z)에 의해 지연된 후에 하이가 되어, 노드(NOS)도 지연부(Z)에 의해 로우가 된다.When the input signal transitions from high to low, the PMOS transistor MP1 is turned on and the NMOS transistor MN1 is turned off, so that the node ND1 becomes high. Accordingly, the node NOSB goes high. However, the node ND2 becomes high after being delayed by the delay unit Z, and the node NOS is also low by the delay unit Z.
따라서, 상기 노드(NOS, NOSB)의 신호는 지연부(Z)에 의해 Z만큼의 비중첩 구간을 갖게 되며, 펄스발생기는 노드(NOS, NOSB)의 신호를 논리곱하므로, 지연부(Z)만큼의 펄스폭을 가진 원-샷 펄스를 발생하게 된다.Accordingly, the signals of the nodes NOS and NOSB have a non-overlapping section of Z by the delay unit Z, and since the pulse generator logically multiplies the signals of the nodes NOS and NOSB, the delay unit Z One-shot pulses with the same pulse width will be generated.
제5(b)도는 본 발명에 따른 트랜지션 디텍터에 쇼트펄스 노이즈가 입력되었을 때의 파형을 나타낸 도면이다.FIG. 5 (b) is a diagram showing waveforms when the short pulse noise is input to the transition detector according to the present invention.
입력신호가 로우상태에서, 양(positive)의 쇼트펄스 노이즈가 발생하면, 피모스 트랜지스터(MP1)는 순간적으로 턴오프되고, 엔모스 트랜지스터(MN1)는 턴온된다. 따라서, 노드(ND2)는 로우가 되지만, 노드(ND1)는 Z만큼의 지연을 거치므로 로우가 되려다가 다시 하이로 돌아온다.In a state where the input signal is low, when positive short pulse noise occurs, the PMOS transistor MP1 is turned off momentarily and the NMOS transistor MN1 is turned on. Therefore, although the node ND2 goes low, the node ND1 goes low due to a delay of Z, and then goes back high.
노드(ND1)의 출력이 전달되는 노드(NOS)는 제3인버터(INV3)를 통해 펄스를 재생한다. 따라서, 앤드 게이트(AND)는 노드(NOSB, NOS)가 하이인 기간동안 하이가 되는 원-샷 펄스를 발생한다.The node NOS to which the output of the node ND1 is transmitted reproduces a pulse through the third inverter INV3. Thus, the AND gate AND generates a one-shot pulse that becomes high during the period when the nodes NOSB and NOS are high.
한편, 입력신호가 하이상태에서, 음(NEGATIVE)의 쇼트펄스 노이즈가 발생하면, 피모스 트랜지스터(MP1)는 순간적으로 턴온되고, 엔모스 트랜지스터(MN1)는 턴오프된다. 따라서, 노드(ND1)는 즉시 하이가 되지만, 노드(ND2)는 Z만큼의 지연을 거치므로 하이가 되려다가 다시 로우로 돌아온다.On the other hand, when the input signal is high and negative NEGTIVE short pulse noise occurs, the PMOS transistor MP1 is turned on momentarily and the NMOS transistor MN1 is turned off. Therefore, node ND1 is immediately high, but node ND2 is delayed by Z, and therefore goes high again.
노드(ND2)의 출력이 전달되는 노드(NOS)는 필터링되어 하이를 유지하지만, 노드(ND2)의 출력이 전달되는 노드(NOSB)는 제1 및 제2인버터(INV1, INV2)를 통해 펄스를 재생한다. 따라서, 앤드 게이트(AND)는 노드(NOS, NOSB)가 하이인 기간동안 하이가 되는 원-샷 펄스를 발생한다.The node NOS to which the output of the node ND2 is delivered remains filtered, but the node NOSB to which the output of the node ND2 is delivered is pulsed through the first and second inverters INV1 and INV2. Play it. Thus, the AND gate AND generates a one-shot pulse that becomes high during the period when the nodes NOS and NOSB are high.
따라서, 본 발명을 이용하면 입력에 쇼트펄스 노이즈가 들어와도 정상적인 원샷 펄스가 발생하므로 내부회로가 안정적으로 동작하게 된다.Therefore, according to the present invention, since the normal one-shot pulse is generated even when the short pulse noise enters the input, the internal circuit operates stably.
상술한 바와 같이, 본 발명에 따른 트랜지션 디텍터는 구조가 매우 간단하여 고집적화에 유리하고, 입력신호에 의해 원샷 펄스가 발생하기 까지 거치는 논리 게이트의 수가 적으므로 고속 동작에 유리하다.As described above, the transition detector according to the present invention has a very simple structure, which is advantageous for high integration, and is advantageous for high-speed operation because the number of logic gates that pass through the one-shot pulse by the input signal is small.
또한, 본 발명에 따른 트랜지션 디텍터는 입력신호에 쇼트펄스 노이즈가 들어와도 출력신호를 안정적으로 발생하므로 입력 노이즈가 강한 장점이 있다.In addition, the transition detector according to the present invention has an advantage that the input noise is strong because the output signal is stably generated even if the short pulse noise enters the input signal.
Claims (8)
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075050A KR100246321B1 (en) | 1996-12-28 | 1996-12-28 | Transition detector |
| DE19733395A DE19733395C2 (en) | 1996-12-28 | 1997-08-01 | Detector circuit for signal state transitions |
| CN97116807A CN1114993C (en) | 1996-12-28 | 1997-08-26 | Signal state transition detector circuit |
| JP36098697A JP3259133B2 (en) | 1996-12-28 | 1997-12-26 | Transition detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960075050A KR100246321B1 (en) | 1996-12-28 | 1996-12-28 | Transition detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980055814A KR19980055814A (en) | 1998-09-25 |
| KR100246321B1 true KR100246321B1 (en) | 2000-03-15 |
Family
ID=19491762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960075050A KR100246321B1 (en) | 1996-12-28 | 1996-12-28 | Transition detector |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3259133B2 (en) |
| KR (1) | KR100246321B1 (en) |
| CN (1) | CN1114993C (en) |
| DE (1) | DE19733395C2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847991B (en) * | 2009-03-27 | 2012-01-11 | 台湾积体电路制造股份有限公司 | Clock generators, memory circuits, and methods for generating an internal clock signal |
| JP2013031961A (en) | 2011-08-02 | 2013-02-14 | Ricoh Co Ltd | Power supply control device and image forming apparatus |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4524291A (en) * | 1983-01-06 | 1985-06-18 | Motorola, Inc. | Transition detector circuit |
| US4728820A (en) * | 1986-08-28 | 1988-03-01 | Harris Corporation | Logic state transition detection circuit for CMOS devices |
| US4947374A (en) * | 1987-05-12 | 1990-08-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memeory device in which writing is inhibited in address skew period and controlling method thereof |
| US4959558A (en) * | 1988-03-31 | 1990-09-25 | U.S. Philips Corporation | Circuit arrangement for detecting cross-over by an alternating voltage of a fixed reference voltage level |
| JPH03198416A (en) * | 1989-12-26 | 1991-08-29 | Mitsubishi Electric Corp | Voltage comparator |
-
1996
- 1996-12-28 KR KR1019960075050A patent/KR100246321B1/en not_active IP Right Cessation
-
1997
- 1997-08-01 DE DE19733395A patent/DE19733395C2/en not_active Expired - Fee Related
- 1997-08-26 CN CN97116807A patent/CN1114993C/en not_active Expired - Fee Related
- 1997-12-26 JP JP36098697A patent/JP3259133B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980055814A (en) | 1998-09-25 |
| JPH10209818A (en) | 1998-08-07 |
| JP3259133B2 (en) | 2002-02-25 |
| CN1114993C (en) | 2003-07-16 |
| DE19733395C2 (en) | 2000-05-11 |
| DE19733395A1 (en) | 1998-07-02 |
| CN1187072A (en) | 1998-07-08 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081125 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |