KR19990053736A

KR19990053736A - Signal Transition Detection Device

Info

Publication number: KR19990053736A
Application number: KR1019970073426A
Authority: KR
Inventors: 김영석
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-24
Filing date: 1997-12-24
Publication date: 1999-07-15
Also published as: KR100479819B1

Abstract

본 발명은 반도체 메모리장치의 신호 천이 검출장치에 관한 것으로, 입력신호를 일정시간 지연시켜 해당 입력신호에 대한 신호 천이 검출구간을 발생시키는 딜레이부와, 상기 입력신호의 전위레벨에 응답하여 스위칭 동작하는 스위칭 소자로 이루어져 상기 딜레이부에 의해 지연된 입력신호와 그 보수신호를 발생된 신호 천이 검출구간동안 천이를 검출하여 신호를 출력하는 천이 검출부를 구비하므로써, 설계면적 감소와 저전력소모를 실현한 신호 천이 검출장치에 관한 것이다.The present invention relates to a signal transition detection device of a semiconductor memory device, comprising: a delay unit for delaying an input signal for a predetermined time to generate a signal transition detection section for a corresponding input signal, and switching in response to a potential level of the input signal. Transition detection unit comprising a switching element which detects the transition of the input signal delayed by the delay unit and its complementary signal during the generated signal transition detection period, and outputs the signal, thereby detecting signal transition that realizes reduced design area and low power consumption. Relates to a device.

Description

Signal Transition Detection Device

본 발명은 디램(DRAM :Dynamic Random Access Memory), 에스램(SRAM :static RAM), 마스크 롬(mask ROM) 등의 반도체 메모리 장치에 적용되어 사용되는 신호 천이 검출장치에 관한 것으로, 특히 전달게이트를 이용하여 기존의 어드레스 천이 검출장치(address transition detector: ATD)의 펄스 발생기에 사용된 트랜지스터의 수를 줄이므로써 설계면적과 전류소모를 줄인 신호 천이 검출장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a signal transition detection device used in semiconductor memory devices such as DRAM (DRAM), SRAM (static RAM), and mask ROM. The present invention relates to a signal transition detection device which reduces design area and current consumption by reducing the number of transistors used in a pulse generator of an existing address transition detector (ATD).

일반적으로, 어드레스 천이 검출장치(address transition detector : 이하 ATD라 칭함)는 소자 외부로부터 입력되는 어드레스가 천이될 때에 그 신호를 입력받아 일정한 폭을 갖는 신호를 출력하는 회로로서, 일정폭을 갖는 펄스신호를 이용하여 펄스신호가 인에이블된 시간동안에만 소자를 동작시켜 불필요한 전력소비를 줄이는 역할을 한다.In general, an address transition detector (hereinafter referred to as an ATD) is a circuit that receives a signal and outputs a signal having a predetermined width when an address input from the outside of the device changes. By operating the device only during the time the pulse signal is enabled to reduce unnecessary power consumption.

그리고, 상기 ATD를 사용하는 디램에서는 신호 천이 검출장치가 컬럼 어드레스신호(y-address)의 수만큼 필요하므로, 설계면적을 최소로 하고 트랜지스터의 수를 줄여 비용절감을 하기 위해서는 보다 간단한 신호 천이 검출장치가 요구된다.In the DRAM using the ATD, since the signal transition detection device is required as many as the number of column address signals (y-address), a simpler signal transition detection device is required to minimize the design area and reduce the number of transistors. Is required.

도 1 은 종래에 사용된 신호 천이 검출장치의 회로도를 나타낸 것으로, 컬럼 어드레스 신호(y-address)를 입력받아 천이구간인 클럭의 상승에지(rising edge)와 하강에지(falling edge) 각각에서 딜레이를 수행해 각각의 천이 검출신호(atd1, atd2)를 발생시키는 제1 및 제2 딜레이부(10, 12)와, 상기 딜레이부(10, 12)의 출력신호를 조합하는 논리게이트로 구성된다.FIG. 1 is a circuit diagram of a conventional signal transition detection device, and receives a column address signal (y-address) and delays at each of a rising edge and a falling edge of a clock, which is a transition period. And first and second delay units 10 and 12 for performing the respective transition detection signals atd1 and atd2, and logic gates for combining the output signals of the delay units 10 and 12.

그리고, 도 2 는 상기 도 1 의 동작 타이밍도를 나타낸 것으로, (a)에 도시된 바와 같이 입력신호인 컬럼 어드레스신호(ya)가 변할 때 즉, 클럭의 상승에지(rising edge)와 하강에지(falling edge)에서 신호의 천이를 감지하여 (b)와 같이 천이 검출신호(atd)를 발생시킨다.2 illustrates an operation timing diagram of FIG. 1, and as shown in (a), when the column address signal ya, which is an input signal, changes, that is, a rising edge and a falling edge of a clock ( The transition of the signal is sensed at the falling edge to generate the transition detection signal atd as shown in (b).

천이 검출신호(atd)의 펄스폭은 상기 도1 에 도시된 딜레이부(10, 12)로 조정이 가능하다.The pulse width of the transition detection signal atd can be adjusted by the delay units 10 and 12 shown in FIG.

그런데, 종래의 신호 천이 검출장치는 입력신호의 천이상태 변화가 다른 두경우에 대해, 예를들면‘로우’에서‘하이’로 변하는 클럭의 상승에지(rising edge)와,‘하이’에서‘로우’로 변하는 클럭의 하강에지(falling edge)에 대해 각각의 딜레이부(10, 12)를 사용하게 되어 도1에 도시된 바와같이 인버터와 트랜지스터의 수가 많아져 전체적으로 불필요한 설계면적과 전류소모가 증가하는 문제점이 있다.However, in the conventional signal transition detection apparatus, the rising edge of the clock changing from 'low' to 'high' and 'high' to 'low' for two cases where the transition state of the input signal is different from each other. Each of the delay units 10 and 12 is used for the falling edge of the clock which changes to ', thus increasing the number of inverters and transistors as shown in FIG. There is a problem.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 전달게이트를 이용하여 소자의 수를 줄이므로써, 설계면적 및 불필요한 전류소모를 줄인 신호 천이 검출장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a signal transition detection apparatus which reduces the design area and unnecessary current consumption by reducing the number of elements by using the transfer gate.

도 1 은 종래의 신호 천이 검출장치를 나타낸 회로도1 is a circuit diagram showing a conventional signal transition detection device

도 2 는 도 1 의 동작 타이밍도2 is an operation timing diagram of FIG. 1.

도 3 은 본 발명에 의한 신호 천이 검출장치를 나타낸 회로도3 is a circuit diagram showing a signal transition detection apparatus according to the present invention

도 4 는 도 3 의 동작 타이밍도4 is an operation timing diagram of FIG. 3.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 12, 20 : 딜레이부 30 : 천이 검출부10, 12, 20: delay unit 30: transition detection unit

상기 목적을 달성하기 위하여, 본 발명에 의한 신호 천이 검출장치는 입력신호를 일정시간 지연시켜 해당 입력신호에 대한 신호 천이 검출구간을 발생시키는 딜레이부와, 상기 입력신호의 전위레벨에 응답하여 스위칭 동작하는 스위칭 소자로 이루어져 상기 딜레이부에 의해 지연된 입력신호와 그 보수신호를 발생된 신호 천이 검출구간동안 천이를 검출하여 신호를 출력하는 천이 검출부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the signal transition detection apparatus according to the present invention includes a delay unit for delaying an input signal for a predetermined time to generate a signal transition detection section for the corresponding input signal, and a switching operation in response to the potential level of the input signal. And a transition detector configured to detect a transition during the signal transition detection interval generated by the delayed delay signal and the complementary signal generated by the delay unit.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 은 본 발명에 의한 신호 천이 검출장치를 나타낸 회로도로, 입력신호(본 발명의 실시예에서는 입력신호를 컬럼 어드레스신호로 설정한다)를 일정시간 지연시켜 전달하는 다수개의 인버터(I1∼I5)로 이루어진 딜레이부(20)와, 상기 입력신호(컬럼 어드레스신호 :ya)의 전위레벨에 따라 선택적으로 동작이 제어되어 상기 딜레이부(20)에 의해 지연된 컬럼 어드레스신호(ya)와 그 보수신호(/ya) 각각을 출력단으로 전달하는 제1 및 제2 스위칭 소자(MT1, MT2)로 이루어진 천이 검출부(30)로 구성된다.Fig. 3 is a circuit diagram showing a signal transition detecting apparatus according to the present invention, in which a plurality of inverters I1 to I5 for delaying and transferring an input signal (in the embodiment of the present invention, the input signal is set as a column address signal) for a predetermined time. The delay unit 20 and the column address signal ya delayed by the delay unit 20 are selectively controlled according to the potential level of the input signal (column address signal ya) and the complement signal thereof. / ya) is composed of a transition detection unit 30 composed of first and second switching elements MT1 and MT2 for transmitting each to an output terminal.

그리고, 상기 제1 및 제2 스위칭 소자는(MT1, MT2)는 NMOS 트랜지스터와 PMOS트랜지스터의 소오스 및 드레인단이 공통접속되어 구성된 전달게이트로 이루어지며, 우선 제1 전달게이트(MT1)의 PMOS게이트와 NMOS게이트로는 상기 컬럼 어드레스신호(ya)와 인버터(I1)에 의해 반전된 신호(/ya)가 각각 인가되며, 제2 전달게이트(MT2)로는 반대로 PMOS게이트와 NMOS게이트로 인버터(I1)에 의해 반전된 컬럼 어드레스신호(/ya)와 상기 컬럼 어드레스신호(ya)가 각각 인가된다.The first and second switching elements MT1 and MT2 are formed of a transfer gate in which the source and drain terminals of the NMOS transistor and the PMOS transistor are connected in common. As the NMOS gate, the column address signal ya and the signal / ya inverted by the inverter I1 are applied, respectively, and as the second transfer gate MT2, the PMOS gate and the NMOS gate are inverted to the inverter I1. The column address signal / ya and the column address signal ya, which are inverted by the above, are respectively applied.

그래서, 두 전달게이트(MT1, MT2)는 컬럼 어드레스신호(ya)의 전위레벨에 따라 선택적으로 동작하게 된다.Thus, the two transfer gates MT1 and MT2 are selectively operated according to the potential level of the column address signal ya.

도 4 는 상기 구성으로 이루어진 본 발명에 의한 신호 천이 검출장치의 동작 타이밍도를 나타낸 것으로, 이를 참조하며 본 발명의 동작을 설명하기로 한다.4 is an operation timing diagram of the signal transition detection apparatus according to the present invention having the above configuration, with reference to this will be described the operation of the present invention.

우선, 딜레이부(20)를 구성하는 제4 인버터(I4)의 출력노드를 N1, 제5 인버터(I5)의 출력노드를 N2라 할때, 컬럼 어드레스신호(ya)가 초기‘로우’상태인 경우, 천이 검출부(30)를 이루는 제1 전달게이트(MT1)는 턴-온되고, 제2 전달게이트(MT2)는 턴-오프되어서 상기 N1에 전달된‘로우’레벨의 신호가 상기 제1 전달게이트(MT1)를 거쳐 출력단(atd)으로 전달되고, N2에는‘하이’레벨의 신호가 유지된다.First, when the output node of the fourth inverter I4 constituting the delay unit 20 is N1 and the output node of the fifth inverter I5 is N2, the column address signal ya is in an initial 'low' state. In this case, the first transfer gate MT1 constituting the transition detector 30 is turned on and the second transfer gate MT2 is turned off so that the 'low' level signal transmitted to the N1 is transferred to the first transfer gate MT1. The signal is transmitted to the output terminal atd through the gate MT1, and a signal of a 'high' level is maintained at N2.

그런데, 클럭의 상승에지(rising edge)에서 상기 컬럼 어드레스신호(ya)가However, at the rising edge of the clock, the column address signal ya is

‘로우’상태에서‘하이’상태로 바뀌면, 순간 제1 전달게이트(MT1)가 턴-오프되고 제2 전달게이트(MT2)가 턴-온되어 제2노드(N2)에 유지되던‘하이’레벨 신호가 상기 제2 전달게이트(MT2)를 거쳐 출력단(atd)으로 전달된다.When the state is changed from the 'low' state to the 'high' state, the 'high' level at which the first transfer gate MT1 is turned off and the second transfer gate MT2 is turned on and maintained at the second node N2 is maintained. The signal is transmitted to the output terminal atd via the second transfer gate MT2.

그 후,‘하이’레벨의 컬럼 어드레스신호(ya)가 딜레이부(20)를 거쳐 일정시간 지연된 후 상기 제2 노드(N2)의 전위가‘로우’로 바뀌면, 제2 전달게이트(MT2)의 출력신호가‘하이’에서‘로우’로 바뀌어 출력되면서 입력신호의 천이를 검출할 수 있는 제1 천이 검출신호(atd1)를 발생한다. 이 때, 제1노드(N1)는‘하이’레벨 신호가 유지된다.Thereafter, when the 'high' level column address signal ya is delayed for a predetermined time through the delay unit 20 and the potential of the second node N2 changes to 'low', the second transfer gate MT2 The output signal changes from 'high' to 'low' and is output, thereby generating a first transition detection signal atd1 capable of detecting a transition of the input signal. At this time, the first node N1 maintains a 'high' level signal.

그리고, 컬럼 어드레스신호(ya)는‘하이’를, 출력신호(atd)는‘로우’를 유지하다가 클럭의 하강에지(falling edge)에서 컬럼 어드레스신호(ya)가‘하이’에서‘로우’로 바뀌면, 순간 제1 전달게이트(MT1)는 턴-온되고, 제2 전달게이트(MT2)는 턴-오프되어 상기 제1노드(N1)에 유지된‘하이’신호가 제1 전달게이트(MT1)를 통해 출력단(atd)으로 전달된다.The column address signal ya is kept high and the output signal atd is low, and the column address signal ya goes from high to low at the falling edge of the clock. When changed, the first transfer gate MT1 is turned on and the second transfer gate MT2 is turned off so that the 'high' signal held at the first node N1 is changed to the first transfer gate MT1. Is passed to the output atd.

그런 다음,‘로우’레벨의 컬럼 어드레스신호(ya)가 딜레이부(20)를 거쳐 일정시간 지연된 후 상기 제1 노드(N1)의 전위가‘로우’로 바뀌면, 제1 전달게이트(MT1)의 출력신호가‘하이’에서‘로우’로 바뀌어 출력되면서 입력신호의 천이를 검출할 수 있는 제2 천이 검출신호(atd2)를 발생한다.Then, when the 'low' level column address signal ya is delayed for a predetermined time through the delay unit 20 and the potential of the first node N1 changes to 'low', the first transfer gate MT1 The output signal changes from 'high' to 'low' and is output, thereby generating a second transition detection signal atd2 capable of detecting a transition of the input signal.

상기 방법에 의해 컬럼 어드레스신호(ya)가 천이할 때마다, 즉 클럭의 상승에지와 하강에지마다 신호의 천이를 감지하여 천이 검출신호를 발생시키게 된다.The method detects the transition of the signal every time the column address signal ya transitions, i.e., the rising edge and the falling edge of the clock to generate the transition detection signal.

이상에서 설명한 바와같이 본 발명에 따른 신호 천이 검출장치에 의하면, 전달게이트를 사용하여 소자의 수를 줄이므로써 설계면적 및 전력소모를 감소할 수 있는 매우 뛰어난 효과가 있다.As described above, the signal transition detection apparatus according to the present invention has a very excellent effect of reducing the design area and power consumption by reducing the number of devices using the transfer gate.

또한, 단일 딜레이부로 신호의 두 천이상태 모두를 검출하는 것이 가능해져설계시 딜레이 옵션을 줄일 수 있을 뿐만 아니라, 불량분석이 용이해지는 효과가 있다.In addition, it is possible to detect both transition states of the signal with a single delay unit, which not only reduces the delay option in the design, but also facilitates defect analysis.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims

A delay unit for generating a signal transition detection section for the corresponding input signal by delaying the input signal for a predetermined time;

And a transition detection unit configured to switch in response to the potential level of the input signal to detect a transition during the signal transition detection period in which the input signal delayed by the delay unit and its complement signal are generated, and outputting a signal. Signal transition detection device characterized in that.

The method of claim 1,

And said delay unit comprises a plurality of series-connected inverters.

The method of claim 1,

The switching element is a signal transition detection device, characterized in that consisting of a transfer gate.