Claims (4)
듀얼 포트를 이용한 프로세서간 통신 방식에 있어서, 실시간 처리 시스템의 버스를 독점하며 전반적인 제어를 담당하는 메인 CPU(10)와, 듀얼 포트를 구비하여 상기 메인 CPU(20)로 부터 상기 듀얼 포트를 통하여 소정의 명령을 받아 각각 분담된 일을 처리하여 처리결과를 상기 듀얼 포트를 통하여 상기 메인 CPU(10)에 전송하는 소정수의 제1-제n 서브 CPU(20-30)로 구성됨을 특징으로 하는 듀얼 포트를 이용한 프로세서간 통신방식.In a processor-to-processor communication method using dual ports, the main CPU 10 exclusively controls the bus of the real-time processing system and has dual ports, and has a dual port from the main CPU 20 through the dual ports. A dual number of first to n-th sub-CPUs 20-30, each of which receives a command of the processor and processes each shared work and transmits a processing result to the main CPU 10 through the dual port. Interprocessor communication using port.
제1항에 있어서, 소정수의 제1-제n 서브 CPU(20-30)에 구비된 듀얼포트가 제1 CPU 또는 제2CPU에 의해 액세스되어 소정의 데이타를 저장하는 통신레지스터(40)와, 상기 제1CPU 또는 제2CPU로 부터 상기 통신 레지스터(40)를 액세스하고자 하는 제12액세스 요청신호 및 제2액세스가 동시에 입력될때 상기 제1 CPU와 상기 제2CPU의 액세스 동작을 구별시켜 제1인에이블 신호 또는 제2인에이블 신호를 출력하여 버스를 중재하는 버스중재부(50)와, 상기 버스중재부(50)로 부터 출력되는 제1인에이블 신호와 제2인에이블 신호에 의해 상기 통신 레지스터(40)에 정보를 리드(Read)및 라이트(Write)하기 위한 제1CPU 또는 상기 제2CPU의 각종 신호를 버퍼링하는 버퍼부(60)로 구성됨을 특징으로 하는 듀얼 포트를 이용한 프로세서간 통신방식.The communication register (40) according to claim 1, further comprising: a communication register (40) for storing a predetermined data by accessing a dual port provided in a predetermined number of first to n-th sub-CPUs 20-30 by a first CPU or a second CPU, A first enable signal by distinguishing an access operation between the first CPU and the second CPU when a twelfth access request signal and a second access to simultaneously access the communication register 40 are input from the first CPU or the second CPU. Alternatively, the communication register 40 may include a bus arbitration unit 50 for arbitrating a bus by outputting a second enable signal, and a first enable signal and a second enable signal output from the bus arbitration unit 50. And a buffer unit (60) for buffering various signals of the first CPU or the second CPU for reading and writing information.
제2항에 있어서, 버스중재부(50)가 상기 제1CPU의 액세스 요청신호를 입력하여 소정의 클럭 펄스에 의해 제1인에이블신호를 출력하는 제1D플립플롭(F1)과, 상기 소정의 클럭 펄스를 반전시키는 인버터와, 상기 제2CPU의 제2액세스 요청신호를 입력하여 상기 인버터에서 출력되는 클럭 펄스에 의해 제1D플립플롭의 제1인에이블 신호와 교호적인 제2인에이블 신호를 출력하는 제2D플립플롭으로 구성됨을 특징으로 하는 듀얼 포트를 이용한 프로세서간 통신방식.The first D flip-flop (F1) of claim 2, wherein the bus arbitration unit 50 inputs the access request signal of the first CPU and outputs a first enable signal by a predetermined clock pulse. An inverter for inverting a pulse and a second access request signal of the second CPU, and outputting a second enable signal alternate with a first enable signal of a first flip-flop by a clock pulse output from the inverter; Inter-processor communication method using dual port, characterized by 2D flip-flop.
제2항에 있어서, 버퍼부(60)는 상기 버스중재부(50)로 부터 입력되는 제1인에이블신호에 의해 인에이블되어 상기 제1CPU가 상기 통신 레지스터(40)를 액세스하도록 하는 제1버퍼와, 상기 버스중재부(70)로 부터 입력되는 제2인에이블 신호에 의해 인에이블되어 상기 제2CPU가 상기 통신 레지스터(40)를 액세스하도록 하는 제2버퍼로 구성됨을 특징으로 하는 듀얼 포트를 이용한 프로세서간 통신방식.The first buffer of claim 2, wherein the buffer unit 60 is enabled by a first enable signal input from the bus arbitration unit 50 to allow the first CPU to access the communication register 40. And a second buffer enabled by a second enable signal input from the bus arbitration unit 70 to allow the second CPU to access the communication register 40. Interprocessor communication.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.