KR910010068B1 - 레벨전달회로 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 레벨전달회로도.
제2도는 제1도는 동작설명을 위한 타이밍도.
제3도는 본 발명에 따른 레벨전달회로도.
제4도는 제3도의 동작설명을 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 및 20 : 제1 및 제2래치회로 30 : 신호전달회로
본 발명은 레벨전달회로(level translation circuit)에 관한 것으로, 특히 제1 및 제2래치회로를 이용하여 접지로 흐르는 전류를 감소시키도록한 레벨전달회로에 관한 것이다.
일반적으로, N 찬넬 MOSFET는 정보 ″1″을 전달하면서 문턱전압 VTN 만큼의 손실을 가진다. 그래서 N 찬넬 MOSFET를 레벨통과 FET로 이용할 경우, 그의 게이트 단자의 전위는 Vcc보다 적어도 VTN만큼 더 높아야 하므로, 붙스트래핑 (boostraping) 또는 전하펌프를 이용한 Vcc보다 높은 고전압 생성기를 사용한다.
본 발명에서는 Vcc이상의 고전압을 Vpp로 정의한다.
종래의 레벨전달회로 및 그의 타이밍도(제1도 및 제2도)에 도시된 바와같이 V4 전위가 Low 상태를 유지하고 있을때 V1전위가 high에서 Low 상태로 내려가고 V2 전위가 V1 전위에 의해 Low에서 high 상태로 가면 V4 전위가 OV 상태에서 Vpp-｜VTP｜ 만큼 상승하기 전에 FET Q4, Q5 및 Q6을 통해 Vpp 전압이 접지로 빠진다. 또한 V2 전위가 high 상태 즉 FET Q1 및 Q6이 ON 상태에서 V1 전위가 Low에서 high 상태로 올라가면 Vpp 전압이 FET Q1,Q2 및 Q3을 통해 접지로 흘러버려 손실이 있게 된다.
따라서 본 발명은 상기한 단점을 해소하기 위해 Vpp 전압이 접지로 흘러버리는 통로를 제거하는 레벨전달회로를 제공하는데 그 목적이 있다.
본 발명의 레벨전달회로는 Vpp 공급선은 FET Q1, Q2 및 Q3를 경유해 접지되는 동시에 FET Q4, Q5 및 Q6을 통해 접지되며, 상기 FET Q2 및 Q5의 게이트단자는 Vcc 단자에 연결되며, 상기 FET Q3 및 Q6의 게이트단자간에 NOT 게이트 GA가 접속되며, 상기 FET Q1 및 Q4의 게이트단자는 각기 상기 FET Q4 및 Q5 접속점과 FET Q1 및 Q2의 접속점에 연결되며, 또한 상기 Vpp 공급선은 FET Q7, Q8 및 Q9를 경유해 접지되는데, FET Q7 및 Q9의 각 게이트단자는 서로 접속되어 상기 FET Q4 및 Q5의 접속점에 연결되고 상기 FET Q7 및 Q8의 접속점에서 Vout가 출력되도록 구성된 레벨전달회로에서, 상기 FET Q3 및 Q6의 게이트단자간에 접속되는 신호전달회로(30)와, VCC 단자 및, 상기 FET Q1 및 Q2의 접속점으로 접속되며 상기 신호전달회로(30)로부터 구동신호를 공급받는 제 1래치회로(10)와, VCC 단자 및, 상기 FET Q4 및 Q5의 접속점으로부터 접속되며 상기 신호전달회로(30)로부터 구동신호를 공급받는 제2래치회로(20)를 포함하여, 상기 신호전달회로(30)에 입력되는 제어신호 Vi에 따라 상기 제1 및 제2래치회로(10 및 20)가 교호로 동작하여 상기 FET Q3 및 Q6이 동시에 ON 동작되는 것을 방지하도록한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래의 레벨전달회로도로서, 제2도를 참조하의 설명하면 다음과 같다.
예를들어, 낸드게이트 G1의 출력이 high 상태이면 FET Q3이 ON 동작하여 V4 전위는 접지전위가 된다. 그러므로 FET Q4는 ON 동작하여 V3 전위는 Vpp 전위가 된다. 따라서 MOSFET Q9가 ON 동작하여 Vout는 Low 상태로 된다.
반면에, 상기 낸드게이트 G1의 출력이 Low 상태이면 상기 MOSFET Q3이 off되고 반면에 Q6은 ON 동작하여 상기 V3 전위는 접지전위가 된다. 따라서 상기 FET Q9는 off되고 반면에 FET Q7이 ON 동작하여 Vout에는 Vpp 전압이 출력된다.
그러나 V4 전위가 Low 상태를 유지하고 있을때 V1 전위가 high에서 Low 상태로 내려가고 V2 전위가 V1 전위에 의해 Low에서 high 상태로 가면 V4 전위가 OV 상태에서 Vpp- ｜VTP｜ 만큼 상승하기 전에 FET Q4, Q5 및 Q6을 통해 Vpp 전압이 접지로 빠진다. 또한 V2 전위가 high 상태 즉 Q1 및 Q6이 ON 상태에서 V1 전위가 Low에서 high 상태로 올라가면 Vpp 전압이 FET Q1,Q2 및 Q3을 통해 접지로 흘러버려 손실이 있게 된다.
제3도는 본 발명에 따른 레벨전달회로도로서, 그 구성은 다음과 같다.
Vpp 공급선은 FET Q1, Q2 및 Q3을 경유해 접지되는데, FET Q2의 게이트단자는 Vcc 공급단자에 접속된다.
또한 상기 Vpp 공중선은 FET Q4,Q5,Q6을 경유해 접지되는데, FET Q5의 게이트단자는 Vcc 공급 단자에 접속된다. 상기 FET Q1의 게이트단자는 상기 FET Q4 및 Q5의 접속점에 접속되고 상기 FET Q4의 게이트단자는 상기 FET Q1 및 Q2의 접속점에 접속된다.
한편, 입력신호 단자 Vi는 NOR 게이트 G2, NOT 게이트 G3, NAND 게이트 G4 및 NOT 게이트 G5를 경유해 상기 FET Q6의 게이트단자에 접속되는데, 상기 NAND 게이트 G4의 한 입력단자는 상기 입력 신호 단자에 접속된다. 그리고 상기 NOT 게이트 G5의 출력단자는 상기 NOR 게이트 G2의 한 입력단자에 귀환 접속된다.
또한, 상기 NOR 게이트 G2의 출력단자는 상기 FET Q3의 게이트단자에 접속된다.
상기 FET Q1 및 Q2의 접속점은 그의 게이트단자가 상기 NOT 게이트 G3의 출력단자에 접속되는 제 1 래치회로(10)의 FET QI를 경유해 Vcc 단자에 접속되는 동시에 붙스트래핑 캐패시터 QJ를 경우해 상기 NOT 게이트 G5를 출력단자에 접속된다.
또한, 상기 FET Q4 및 Q5의 접속점은 고의 게이트 입력단자가 상기 NAND 게이트 G4의 출력단자에 접속되는 제2래치회로(20)의 FET QL을 경유해 Vcc 단자에 접속되는 동시에, 붙스트래핑 캐패시터 QH를 경유해 상기 NOR 게이트 G2의 출력단에 접속된다.
또한 Vpp 공급선은 FET Q7,Q8 및 Q9를 경유해 접지되는데, FET Q7 및 Q9의 게이트단자는 상기 FET Q4 및 Q5의 접속점에 접속되고, ETT Q8의 게이트 단자는 Vcc 단자에 접속구성된다.
상기와 같이 구성된 본 발명의 동작을 제4도를 참조하여 설명하면 다음과 같다.
제4도의 입력신호 Vi가 high 상태이면 먼저 제1래치회로(10)의 FET Ql가 ON 동작하여 VE 전위는 대략 Vcc 만큼 프리차지(Precharge)된 다음 일정시간후에 FET Q6이 ON되는 동시에 붙스트래핑 캐패시터 QJ가 붙스트래핑 동작하여 상기 VE 전위는 거의 Vpp 전위까지 상승하여 FET Q4를 off시킨다.
따라서 전술한 FET Q4,Q5 및 Q6을 통해 Vpp 전압이 접지로 흘러버리는 것을 막을 수 있다.
또한, 상기 입력신호 Vi가 Low 상태로 되면 제2래치회로(20)의 FET QL이 ON 동작하여 VF 전위는 대략 Vcc 만큼 프리차지(Precharge)된 다음 FET Q6이 off된다.
또한 NOR 게이트 G2의 출력은 high 상태이므로 FET Q3이 ON 동작되고 동시에 붙스트래핑 캐패시터 QH가 붙스트래핑 동작하여 VF 전위는 거의 Vpp 전위가 된다. 그러므로 FET Q1이 off 된다.
따라서 전술한 FET Q1,Q2 및 Q3을 경유해 Vpp 전압이 접지로 흐르는 것을 방지할 수 있다.
즉 제4도의 타이밍도에서 보는 바와같이 신호전달회로(30)의 제어신호 Vi가 high 상태가 되면 VB 전위가 high에서 Low로 되어 FET Q3을 off시키고난뒤 VA 전위가 Low에서 High로 되어 VF 전위가 Vpp 전위에서 Low로 떨어져 FET Q7이 ON 동작하여 출력 Vout은 Vpp 전위가 된다.
또한, 제어신호 Vi가 Low 상태가 되면 상기 NAND 게이트 G2의 출력이 high 상태로 되고 이 출력에 의해 VA 전위가 Low상태로 되어 FET Q6이 off되며, 또한 FET Q3이 ON 동작하여 VE 전위가 접지전의가 된다. 반면 VF 전위는 Low에서 high 상태로 되어 FET Q9가 ON 동작된다. 따라서 출력 Vout은 Low 상태가 된다.
상술한 바와같이 본 발명에 의하면, 제1 및 제2래치회로를 교호로 동작시키므로 Vpp 전압이 접지로 흘러버리는 것을 방지할 수 있는 탁월한 효과가 있다.
Claims (1)
- Vpp 공급선 FET Q1,Q2 및 Q3을 경유해 접지되는 동시에 FET Q4,Q5 및 Q6을 통해 접지되며, 상기 FET Q2 및 Q5의 게이트단자는 Vcc 단자에 연결되며, 상기 FET Q3 및 Q6의 게이트단자간에 NOT 게이트 GA가 접속되며, 상기 FET Q1 및 Q4의 게이트단자는 각기 상기 FET Q4 및 Q5 접속점과 FET Q1 및 Q2의 접속점에 연결되며, 또한 상기 Vpp 공중선은 FET Q7,Q8 및 Q9를 경유해 접지되는데, FET Q7 및 Q9의 각 게이트단자는 서로 접속되어 상기 FET Q4 및 Q5의 접속점에 연결되고 상기 FET Q7 및 Q8의 접속점에서 Vout가 출력되도록 구성된 레벨전달회로에 있어서, 상기 FET Q3 및 Q6의 게이트단자간에 접속되는 신호전달회로(30)와, VCC 단자 및 상기 FET Q1 및 Q2의 접속점으로 접속되며 상기 신호전달회로(30)로부터 구동신호를 공급받는 제1래치회로(10)와, VCC 단자 및 상기 FET Q4 및 Q5의 접속점으로부터 접속되며 상기 신호전달회로(30)로부터 구동신호를 공급받는 제2래치회로(20)를 포함하여, 상기 신호전달회로(30)에 입력되는 제어신호 Vi에 따라 상기 제1 및 제2래치회로(10 및 20)가 교호로 동작하여 상기 FET Q3 및 Q6이 동시에 ON 동작되는 것을 방지하도록한 것을 특징으로 하는 레벨전달회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890017541A KR910010068B1 (ko) | 1989-11-30 | 1989-11-30 | 레벨전달회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890017541A KR910010068B1 (ko) | 1989-11-30 | 1989-11-30 | 레벨전달회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR910010836A KR910010836A (ko) | 1991-06-29 |
| KR910010068B1 true KR910010068B1 (ko) | 1991-12-12 |
Family
ID=19292299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890017541A KR910010068B1 (ko) | 1989-11-30 | 1989-11-30 | 레벨전달회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910010068B1 (ko) |
-
1989
- 1989-11-30 KR KR1019890017541A patent/KR910010068B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010836A (ko) | 1991-06-29 |
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