KR960000900B1 - 씨모오스 버퍼회로 - Google Patents

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이성수
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삼성전자주식회사
김광호
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract

내용 없음.

Description

씨모오스 버퍼 회로
제1도는 종래기술의 씨모오스(CMOS) 버퍼회로도.
제2도는 제1도의 DC 전류 특성도.
제3도는 제1도의 입력트립전압(input trip voltage) 특성도.
제4도는 본 발명에 의한 씨모오스 버퍼회로도.
제5도는 제4도의 입력트립전압 특성도.
제6도는 제4도의 DC 전류 특성도①(입력전압이 TTL 레벨일 때)
제7도는 제4도의 DC 전류 특성도②(입력전압이 CMOS 레벨일 때)
본 발명은 버퍼회로에 관한 것으로, 특히 씨모오스를 이용한 버퍼에 관한 것이다.
일반적인 전자 회로에서는, 신호를 인가하거나 또는 한 회로에서 다음 회로로 신호를 전달하기 위한 목적으로 여러가지 전송 회로들이 사용되고 있다. 전송 회로의 구체적 수단으로는 버퍼회로를 들 수 있다. 버퍼회로를 이용하여 신호를 전달하면, 상기 신호가 갖고 있는 영향이나 전달 과정의 노이즈를 배제하여 전달신호(예를 들어, ″하이″ 또는 ″로우″레벨 상태)의 정확한 전달이 가능하다. 이러한 특성때문에, 특히 반도체 메모리 소자의 입,출력단에는 버퍼를 사용하는 것이 공지의 기술이다. 반도체 메모리 소자에서 전원전압이 증가할수록 노이즈에 의한 문제가 심각해지고, 또한 상기 노이즈에 민감하게 반응하는 것이 버퍼회로이다.
간단한 버퍼회로에는 씨모오스 노아 게이트(NOR gate) 회로가 있다. 상기 씨모오스 노아 게이트 회로는 그 구성이 간단하고 제작이 용이한 장점을 가지나, 노이즈 마진(noise margin)이 작고 전력 소비가 큰 단점을 가지고 있다. 노이즈 마진이 작은 회로는 노이즈가 발생될 때 오동작을 일으키게 되므로 제품의 신뢰도가 떨어지게 된다. 또한 상기 노이즈로 인하여 회로고장을 일으키기도 한다. 또한 반도체 메모리 소자에 있어서, 버퍼회로에서 발생되는 소비전력은 전체 소비전력중에 큰 부분을 차지한다. 따라서 버퍼회로에서 발생하는 소비전력을 줄이는 것이 매우 중요하다.
제1도는 종래의 씨모오스 버퍼회로이다. 상기 제1도의 버퍼회로는 하나의 P 모오스 트랜지스터(11)와 두개의 N 모오스 트랜지스터(13),(14) 및 한개의 공핍형 N 모오스 트랜지스터(depletion mode NMOS transistor)(12)로 이루어져 있다. 상기 제1도의 버퍼회로는 노아 로직 게이트(NOR logic gate)기능은 수행한다. 상기 공핍형 N 모오스 트랜지스터(12)는 게이트 단자와 소오스 단자가 접속되어 있기 때문에, 상기 공핍형 N 모오스 트랜지스터(12)의 케이트 전압 VGS는 항상 ″0″으로 일정하다. 제2도는 상기 제1도의 전원전압에 대한 DC 전류 특성도이다. 공핍형 N 모오스 트랜지스터는 전원전압이 일정한 값 이상에서는 상기 전원전압의 증가에 관계없이, 상기 공핍형 N 모오스 트랜지스터의 드레인 단자와 소오스 단자간에 흐르는 전류가 포화영역을 갖는 것은 널리 알려진 기술이다. 따라서 상기 제1도의 상기 공핍형 N 모오스 트랜지스터(12)가 포화 영역에서 동작하면, 상기 공핍형 N 모오스 트랜지스터(12)를 통하여 흐르는 전류는 전원전압의 증가에 관계없이 일정한 크기로 클램핑(clamping)된다. 이때 P 모오스 트랜지스터(11)를 통하여 흐르는 전류 역시 일정한 값을 유지하게 된다. 제3도는 상기 제1도의 전원전압에 대한 입력트립전압(input trip voltage)의 특성도이다. 상기 입력트립전압도 상기 공핍형 N 모오스 트랜지스터(12)의 특성에 의하여 일정한 값 이상에서 포화영역을 갖게 된다. 따라서 외부입력전압의 ″하이″레벨과 입력트립전압레벨과의 차이로 정의되는 노이즈 마진(noise margin)이 일정한 값을 유지하게 된다.
그런데 상기 제1도의 버퍼는 전력소비가 매우 크다는 문제점을 갖고 있다.
즉, 제어입력이 ″로우″레벨일 때에 입력이 ″하이″레벨이 되면, 상기 제1, 제2 및 제4트랜지스터들(11),(12),(14)을 통하여 DC 전류가 흐르게 된다.
상기 DC 전류는 불필요한 전력 소비를 발생시킨다.
따라서 본 발명의 목적은 노이즈 마진이 크고 소비전력이 작은 버퍼를 제공함에 있다.
본 발명의 다른 목적은 전원과 같거나 높은 씨모오스 레벨의 입력전압으로 동작하면서 노이즈 마진이 크고 전력 소비가 낮은 버퍼를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 씨모오스 버퍼회로는, 입력단과 제어입력을 구비하고, 게이트가 상기 제어입력에 접속하고 한쪽단자가 전원전압 Vcc에 접속된 제1P 모오스 트랜지스터(15)와, 게이트가 상기 입력단에 연결되고 한쪽단자가 상기 제1P 모오스 트랜지스터(15)의 나머지 한쪽단자에 연결된 제2P 모오스 트랜지스터 (16)와, 게이트와 한쪽단자가 서로 접속되어서 출력단에 접속하고 나머지 다른 한쪽단자가 상기 제2P 모오스 트랜지스터(16)에 접속된 제1공핍형 N 모오스 트랜지스터 (17)과, 게이트 상기 제어입력에 접속되고 한쪽단자가 상기 출력단에 접속하고 나머지 다른 한쪽단자가 접지단에 접속된 제1N 모오스 트랜지스터(18)과, 게이트가 상기 입력에 접속되고 한쪽단자가 상기 출력단에 접속하며 나머지 다른 한쪽단자가 접지단에 접속된 제2N 모오스 트랜지스터(19)로 구성함을 특징으로 한다.
제4도는 본 발명에 따른 실시예이다. 상기 제4도의 입력단과 제어입력을 구비하고, 게이트(gate)가 상기 제어입력에 접속하고 한쪽단자가 전원전압 Vcc에 접속된 제1P 모오스 트랜지스터(15)와, 게이트가 상기 입력단에 연결되고 한쪽단자가 상기 제1P 모오스 트랜지스터(15)의 나머지 한쪽단자에 연결된 제2P 모오스 트랜지스터 (16)와, 게이트와 한쪽단자가 서로 접속되어서 출력단에 접속하고 나머지 다른 한쪽단자가 상기 제2P 모오스 트랜지스터(16)에 접속된 제1공핍형 N 모오스 트랜지스터 (17)과, 게이트가 상기 제어입력에 접속되고 한쪽단자가 상기 출력단에 접속하고 나머지 다른 한쪽단자가 접지단에 접속된 제1N 모오스 트랜지스터(18)과, 게이트가 상기 입력에 접속되고 한쪽단자가 상기 출력단에 접속하며 나머지 다른 한쪽단자가 접지단에 접속된 제1N 모오스 트랜지스터(19)로 이루어진 버퍼회로이다. 상기 제1공핍형 N 모오스 트랜지스터(17)은 전류의 크기를 제한하는 전류클램퍼로 작용한다. 상기 제2N 모오스 트랜지스터(16)는 제어입력전압이 Vss이고, 입력전압이 전원전압과 같거나 높을때 전원전압에서 접지단으로 흐르는 DC 전류를 차단하는 스위치로 작용한다. 상기, 제4도의 동작을 설명한다. 먼저 제어입력의 레벨이 ″로우″로 인가되는 경우를 살펴본다. 이때에는 상기 제1P 모오스 트랜지스터(15)가 턴-온(turn-on)되고 동시에 상기 제1N 모오스 트랜지스터(18)가 턴-오프(turn-off)된다. 입력 레벨이 ″로우″로 인가되면 상기 제2N 모오스 트랜지스터(19)가 턴-오프되어서 출력단이 접지단과 차단된다. 동시에 상기 제2P 모오스 트랜지스터(16)이 턴-온되어서 출력은 전원전압 Vcc 레벨인 ″하이″를 나타내게 된다. 반대로 입력 레벨이 ″하이″로 인가되면, 상기 제2P 모오스 트랜지스터(16)이 턴-오프되고 동시에 상기 제2N 모오스 트랜지스터 (19)가 턴-온된다. 따라서 출력단이 접지단에 접속되어서 출력은 ″로우″가 된다. 다음에 제어입력의 레벨이 ″하이″로 인가되는 경우를 살펴본다. 이때에는 상기 제1P 모오스 트랜지스터(15)가 턴-오프되고 동시에 상기 제1N 모오스 트랜지스터(18)가 턴-온되어서 출력단이 접지단과 접속된다. 따라서 입력단의 입력 레벨에 무관하게 출력단은 접지단 Vss 레벨인 ″로우″를 나타낸다. 따라서 상기 제2도는 노아 로직 게이트(NOR logic gate) 기능을 수행한다. 제5도는 상기 제4도의 전원전압에 대한 입력트립전압 특성도이다. 입력트립전압 특성은 상기 제1도에서 설명한 바와 같이, 공핍형 N 모오스 트랜지스터(17)의 특성에 의해 제한되기 때문에, 일정한 전원전압 이상에서는 포화된 값을 유지하게 된다. 따라서 노이즈 마진이 전원전압 Vcc의 증가에 상관없이 일정한 큰 값을 가지게 된다. 그러므로, 접지단으로부터 발생되는 노이즈 및 입력트립전압 자체에 기인된 노이즈에 의하여 발생되는 문제점을 방지할 수 있게 된다. 이때 포화된 입력트립전압의 크기는 상기 제1공핍형 N 모오스 트랜지스터(17)의 싸이즈에 의해 결정된다. 제6도 및 제7도는 상기 제4도의 전원전압에 대한 DC 전류 특성도이다. 제6도는 입력단의 입력이 상기 전원전압 Vcc의 레벨보다 낮은 TTL 레벨일 때의 DC 전류 특성도이다. 상기 제1P 채널 트랜지스터(15)가 턴-온되고 상기 제2P 채널 트랜지스터(16)에 상기 TTL 레벨(입력 하이레벨 Vih=2.2V)의 입력이 인가되면, 상기 제2P 모오스 트랜지스터(16)의 게이트에 인가되는 레벨 VGS가-(Vcc-VTTL)이 되므로 상기 제2P 모오스 트랜지스터(16)이 턴-온되어서 상기 제1,제2,제3 및 제4트랜지스터들(15),(16),(17),(19)을 통하여 DC 전류가 흐르게 된다. 상기 DC 전류는 상기 제1공핍형 N 모오스 트랜지스터(17)의 특성에 의해 제한된 일정한 값을 가진다. 상기 제7도는 입력단의 입력이 상기 전원전압 Vcc의 레벨과 같은 씨모오스(CMOS) 레벨(입력하이레벨 Vih=Vcc)일 때의 DC 전류 특성도이다. 이때에는 상기 제1P 채널 트랜지스터(15)가 턴-온되고, 상기 제2P 채널 트랜지스터(16)에 상기 씨모오스레벨의 입력이 인가되어도 상기 제2P 채널 트랜지스터(16)가 턴-오프되어서 DC 전류의 경로가 차단된다. 따라서 전력 소모가 대폭 줄어들게 된다.
상술한 바와 같이 본 발명에 따른 버퍼회로에서는, 전원전압의 크기에 상관없이 일정한 입력트립전압 및 DC 전류를 유지한다. 그러므로 전원전압의 증가에 상관없이, 노이즈 마진이 크고 전력소비의 증가가 없는 버퍼회로를 제공한다.
또한 본 발명에 따른 버퍼회로는 입력전압이 상기 버퍼회로의 전원전압보다 높거나 같은 레벨일 때에는 DC 전류의 경로가 차단되므로 DC 전류에 의한 전력소비가 없고 노이즈 마진의 큰 버퍼회로를 제공할 수 있다.

Claims (1)

  1. 씨모오스 버퍼회로에 있어서, 입력단과 제어입력을 구비하고, 게이트가 상기 제어입력에 접속하고 한쪽단자가 전원전압 Vcc에 접속된 제1P 모오스 트랜지스터(15)와, 게이트가 상기 입력단에 연결되고 한쪽단자가 상기 제1P 모오스 트랜지스터(15)의 나머지 한쪽단자에 연결된 제2P 모오스 트랜지스터(16)와, 게이트와 한쪽단자가 서로 접속되어서 출력단에 접속하고 나머지 다른 한쪽단자가 상기 제2P 모오스 트랜지스터 (16)에 접속된 제1공핍형 N 모오스 트랜지스터(17)과, 게이트가 상기 제어입력에 접속되고 한쪽단자가 상기 출력단에 접속하고 나머지 다른 한쪽단자가 접지단에 접속된 제1N 모오스 트랜지스터(18)과, 게이트가 상기 입력에 접속되고 한쪽단자가 상기 출력단에 접속하며 나머지 다른 한쪽단자가 접지단에 접속된 제2N 모오스 트랜지스터(19)로 구성함을 특징으로 하는 씨모오스 버퍼회로.
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