KR910007746B1 - 프로세서간 단방향 통신 중계장치 및 방법 - Google Patents

프로세서간 단방향 통신 중계장치 및 방법 Download PDF

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임종용
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삼성전자 주식회사
정용문
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    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor

Abstract

내용 없음.

Description

프로세서간 단방향 통신 중계장치 및 방법
제1도는 종래의 회로도.
제2도는 본 발명에 대한 회로도.
* 도면의 주요부분에 대한 부호의 설명
20 : 메인 프로세서 30 : 서브 프로세서
40 : 래치회로 50, 51 : 플립플롭
60-62 : 버퍼 70-72 : 논리합 소자
본 발명은 두개의 프로세서(Processor)를 구비한 데이타 처리장치 및 방법에 관한 것으로, 특히 프로세서간 단방향 통신을 중계하는 장치 및 방법에 관한 것이다.
일반적으로 데이타 처리장치에는 대형콤퓨터를 비롯하여 퍼스널 콤퓨터(Personal Computer), 이동용 랩톱콤퓨터(Laptop Computer), 디지탈 통신용 단말기등이 있으며 이들은 필요에 따라 메인 프로세서외에 별도의 작업을 수행하기 위한 서브 프로세서들을 구비하고 있는 경우가 있다.
만일 상기 데이타 처리장치가 상기 서브 프로세서를 갖는다면 상기 메인 프로세서는 상기 서브 프로세서로 작업지시를 위한 데이타를 공급하는데, 이때 이를 실현하기 위한 현재의 단방향 통신중계 기술은 목적하는 데이타외에도 핸드 세이크(Hand-shake)용 데이타나 인터럽트(Interrupt)발생용 데이타를 함께 전송하는 방식을 사용하고 있다.
제1도는 상기 메인 프로세서와 서브 프로세서간의 단방향 통신중계기술을 구현하기 위한 회로이고, 세개의 버퍼(10-12)로 구성되어 있으며, 상기 메인 및 서브 프로세서에 의해 제어된다.
상기 제1도에서 제1버퍼(10)는 메인 프로세서측의 목적하는 데이타를 서브 프로세서로 전송하는 것이고, 제2버퍼(11)는 메인 프로세서측이 서브 프로세서를 제어하는데 필요한 제어데이타를 출력할 시 그들을 서브 프로세서로 전송하는 것이며, 제3버퍼(12)는 서브 프로세서의 상태에 대한 상태데이타를 메인 프로세서로 전송하는 것이다.
상기에서 메인 프로세서에서 서브 프로세서로 목적하는 데이타를 전송하는 과정을 살펴보면, 상기 메인 프로세서는 제1버퍼(10)에 목적하는 데이타를 저장한 다음, 제2버퍼(11)에 목적하는 데이타가 제1버퍼(10)에 저장되어 있음을 알리는 제어데이타를 저장한다. 그리고 그 이후부터 계속해서 제3버퍼(12)의 데이타를 액세스하여 상기 목적하는 데이타가 상기 서브 프로세서에 전송되었는가를 확인한다. 이때 전송이 완료되면 상기 메인 프로세서는 상기한 동작을 다시 반복 수행하여 필요한 데이타를 지속적으로 전송한다.
한편 상기 서브 프로세서는 상기 제2버퍼(11)상의 제어데이타를 읽어들여 상기 제1버퍼(10)에 데이타가 저장되었음이 확인되면, 상기 제1버퍼(10)에 저장된 데이타를 읽어들인 다음 상기 제3버퍼(12)에 상기 제1버퍼(10)의 저장 데이타를 수신하였다는 상태데이타를 저장하여 상기 메인 프로세서가 그를 독취할 수 있도록 한다.
그런데 상기의 통신중계회로는 전송하고자 하는 목적데이타 외에 목적데이타가 저장되었음을 알리는 제어데이타 전송동작과, 목적데이타를 읽어들였음을 알리는 상태데이타 전송동작을 추가로 수행해야 하므로 회로구성이 복잡하고 이들의 수행을 제어하기 위한 프로그램이 추가되어야 하는 문제점이 있고, 이로 인해 데이타의 전송속도가 느려지는 문제점이 있다.
따라서 본 발명의 목적은 두개의 프로세서를 구비한 데이타 처리장치에 있어서 소프트웨어의 부하를 감소할 수 있고 전송속도를 향상시킬 수 있는 프로세서간 단방향 통신중계장치 및 방법을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 회로도로서, 메인 프로세서(20)와, 서브 프로세서(30)와, 상기 메인 프로세서(20)의 입출력포트와 상기 서브 프로세서(30)의 입출력 포트사이에 접속되어 상기 메인 프로세서(20)의 입출력 라이트신호(IOW-) 또는 칩 셀렉터신호(CS-)와 상기 서브 프로세서(30)의 입출력 리드신호(IOR-) 또는 칩 셀렉터신호(CS-)에 의해 메인 프로세서(20)의 데이타를 상기 서브 프로세서(30)로 전송하기 위한 래치회로(40)와, 상기 메인 프로세서(20)의 입출력 라이트신호(IOW-)와 상기 서브 프로세서(30)의 입출력 리드신호(IOR-) 및 양 프로세서의 칩 셀렉터신호(CS-)에 의해 데이타 액세스 상태를 나타내는 폴링비트 데이타를 발생하여 상기 양 프로세서(20,30)에 인가하기 위해 두개의 플립플롭(50,51)과 버퍼(60-62)와 그리고 논리합소자(70-71)로 이루어진 액세스 제어수단으로 구성된다.
이하 상기 제2도를 참조하여 본 발명의 실시예를 설명한다. 제2도에서 데이타의 전송방향은 메인 프로세서(20)로부터 서브 프로세서(30)로의 단방향이다. 논리합소자(70)는 상기 메인 프로세서(20)의 입출력 라이트신호(IOW-)와 칩셀렉트신호(CS-)를 논리합하여 래치회로(40)와 플립플롭(50)에 트리거용 클럭펄스를 생성공급한다. 이때 상기 래치회(40)는 상기 메인 프로세서(20)의 입출력 포트로부터 인가되는 데이타를 래치하고, 상기 플립플롭(50)은 반전출력단
Figure kpo00001
에 "로우(LOW)"의 논리값을 출력한다. 이때 상기 플립플롭(50)의 반전출력단
Figure kpo00002
과 프리세트단을 통해 접속된 플립플롭(51)은 상기 플립플롭(50)의 반전출력단
Figure kpo00003
의 로우 출력에 의해 비반전 출력단(Q)의 논리상태를 "하이"로 출력한다.
상기 플립플롭(51)의 비반전 출력단(Q)상의 하이논리 신호는 상기 서브 프로세서(30)폴링비트 데이타로서 작용하게 되는데, 이때 상기 서브 프로세서(30)는 버퍼(62)를 인에이블시켜 최상위 비트 데이타단(BD7)으로 인입되는 상기 플립플롭(51)의 비반전출력단(Q)의 폴링비트 데이타를 액세스하게되고, 그 결과로서 상기 래치회로(40)에 데이타가 래치되었음을 인지한다. 이때, 만일 상기 래치회로(40)에 데이타가 래치되었다고 감지되면, 상기 서브프로세서(30)는 입출력 리드신호(IOR-)와 칩셀렉터신호(CS-)를 논리합소자(72)에 인가하여 상기 래치회로(40)를 출력 인에이블 시킴으로써 상기 래치회로(40)에 래치된 데이타를 데이타 포트(BD0-BD6)로 읽어들인다. 상기에서 논리합소자(72)는 상기 서브 프로세서(30)로부터 인가된 입출력 리드신호(IOR-)와 칩셀렉터신호(CS-)를 논리합 연산하여 플립플롭(51)에 트리거용 펄스를 공급하는 한편 래치회로(40)의 출력 인에이블단자(OE)에 인에이블 신호를 공급하여 래치회로(40)를 인에이블 시킨다. 그리고 그때 상기 래치회로(40)는 이미 래치되어진 데이타를 상기 논리합소자(72)의 출력인 트리거용 펄스에 의해 서브 프로세서(30)의 데이타포트(BD0-BD6)로 출력되는 것이다.
한편 상기 플립플롭(51)은 상기 논리합소자(72)로부터 클럭단(CLK)에 트리거 펄스를 받으면 비반전출력단(Q)의 논리상태를 "로우"로 천이하여 상기 서브 프로세서(30)가 데이타를 리드하였다는 폴링비트 데이타를 버퍼(61)에 인가함과 동시 상기 플립플롭(50)을 리셋시킨다. 이러한 상태에서 상기 메인 프로세서(20)는 입출력 리드신호(IOR-) 및 칩셀렉터신호(CS-)를 논리합소자(70)에 인가하여 버퍼(61)를 인에이블 시킨 뒤 그를 통해 최상위 비트 데이타단(AD7)에 인가되는 폴링비트 데이타의 논리상태를 센싱하여 데이타 전송이 완료되었음을 인지한다.
본 발명에서는 폴링비트 대신에 인터럽트를 이용할 수 있는데, 이 경우는 상기 버퍼(60)의 출력을 상기 서브 프로세서(30)의 최상위 비트 데이타단에 공급하지 않고 상기 서브 프로세서(30)의 인터럽트단에 인터럽트 요구신호로 인가한다. 그러면 상기 서브 프로세서는 상기 인터럽트를 인식하고 인터럽트 벡터에 의해 입출력 리드신호(IOR-)와 칩셀렉터신호(CS-)를 논리합소자(70)에 인가하여 상기 서브 프로세서(30)가 하는 동작을 할 수 있도록 한다.
상술한 바와 같이 본 발명은 데이타를 액세스하는 동작시에 필요로 하는 입출력 라이트 및 리드신호에 의해 액세스상태를 나타내는 폴링비트 데이타, 혹은 인터럽트신호를 동시에 발생하여 액세스상태를 양프로세서에 통보할 수 있는 이점이 있고, 이로서 액세스 상태를 알리기 위한 별도의 제어 데이타나 상태데이타의 액세스작동을 방지할 수 있는 이점과, 상기 이점으로 프로그램 부하의 감소와 전송속도를 향상할 수 있는 이점이 있다.

Claims (2)

  1. 메인 프로세서(20)와 서브 프로세서(30) 및 이들의 데이타 입출력단간에서 상기 메인 프로세서(20)와 상기 서브 프로세서(30)의 데이타 전송을 중계하는 래치회로(40)를 갖는 데이타 처리장치에 있어서, 상기 메인 프로세서(20)가 상기 래치회로(40)에 데이타를 출력할 때 폴링비트를 발생한 후 상기 서브 프로세서(30)로 출력하고, 상기 서브 프로세서(30)가 상기 폴링비트의 상태에 따라 상기 래치회로(30)의 저장 데이타를 읽어들일때 상기 폴링비트의 상태를 천이시켜, 상기 메인 프로세서(20)가 상기 서브 프로세서(30)의 데이타 독취를 인식하도록 하는 액세스 제어수단을 포함함을 특징으로 하는 프로세서간 단방향 통신 중계장치.
  2. 메인 프로세서(20)와 서브 프로세서(30)간에 래치회로(40)를 중계로 하여 프로세서간 데이타를 전송하는 데이타 전송 중계방법에 있어서, 상기 메인 프로세서(20)가 상기 래치회로(40)에 데이타를 래치시킬 때 폴링비트를 발생시킴과 동시 상기 서브 프로세서(30)로 하여금 상기 데이타를 읽어가도록 요구하고, 상기 서브 프로세서(30)가 상기 데이타 수신요구를 받은 후 상기 폴링비트를 확인하고 상기 래치회로(40)의 데이타를 독취할 때 상기 폴링비트를 천이하여 상기 메인 프로세서(20)가 데이타의 전송완료를 인식하도록 하며, 이후 상기 메인 프로세서가 또다른 데이타를 상기 래치회로(40)에 래치할 수 있도록 상기 두 프로세서간의 데이타 전송을 제어함을 특징으로 하는 프로세서간 단방향 통신 중계방법.
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