KR910006702Y1 - 피포를 이용한 클럭소스의 안정도 측정회로 - Google Patents

Abstract

내용 없음.

Description

피포를 이용한 클럭소스의 안정도 측정회로

제1도는 본 고안의 회로도.

제2도는 본 고안의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : FIFO ＆20 : FIFO Half Full 계수기

30,40,50,60 : D-플립플롭 70,80 : 3입력 앤드게이트

90,100 : 오아게이트 110,120 : 노아게이트

130,140 : 버퍼 150 : 슬립 카운트 및 표시부

본 고안은 디지탈 통신망에 있어서 클럭소스 안정도 측정회로에 관한 것으로, 특히 선입선출(First in first out : 이하 FIFO라 함)버퍼를 이용한 독립 동기방식으로 클럭소스의 안정도를 측정하는 회로에 관한 것이다.

일반적으로 디지탈 교환망에서는 서로간 동기를 맞추어 정보를 송수신해야 하므로 이러한 동기를 망차원에서 해결하기 위한 여러가지 방법들이 대두되어져 왔다. 뿐만 아니라, 디지탈 통신망이 복잡, 고도, 지능화되어 감에 따라 보다 신뢰성 있는 망구성의 필요성은 점점 커지게 되었다. 다시 말하면 고신뢰도의 부품, 소자를 사용해야 한다는 것이다. 이와같은 목적에 부합하기 위해 회로 동작의 에너지가 될 수 있는 클럭소스도 안정도 높은 소자를 사용하게 된다. 특히 디지탈 말동기를 실현하는 방법의 하나인 독립 동기방식은 시스템간 서로 다른 클럭소스를 이용하므로 고신뢰성, 고안정도의 클럭소스를 사용해야 한다는 전제를 두고 출발하는 방식이다.

그런데 설계규격이 주어질 때 반드시 각 지점에서 사용하는 클럭소스의 안정도를 정확한 설계를 하여 목적에 알맞는 정확한 동작을 수행시킬 수 있다.

그러나 종래의 경우 안정도(Stability)를 측정목적으로 개발된 장비는 없으며, 다만 주파수 카운터(Frequency Counter)를 이용해서 대략적으로 클럭안정도를 측정할 수 있지만 주파수 카운터의 정확도와 안정도를 신뢰할 수 없으므로 정확한 측정을 기대할 수 없는 단점이 있었다.

따라서 본 발명의 목적은 FIFO를 이용한 독립동기 망동기방식을 응용하여 클럭소스의 안정도를 측정하는 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.

제1도는 본 발명의 회로도로서, 상기 FIFO(10)로 부터 발생되는 앰프티 플래그 및 풀플래그 신호를 논리조합하여 소정시간 상기 FIFO(10)의 앰프티(empty)나 풀(full)상태를 나타내는 슬립 발생신호를 출력하는 제1래치부(200)와, 다단의 카운터 및 상기 각 카운터에 접속된 디코더와 상기 각 디코더의 제어를 받는 표시기들로 구성되어 상기 슬립 발생신호를 카운트 하여 슬립 발생횟수를 디스플레이하는 슬립 카운트 및 표시부(150)와, 상기 슬립 발생신호를 래치하는 제2래치부(60)와, 상기 래치된 슬립 발생신호와 파워온 리세트신호() 및 상기 독출제어부(40) 출력상태에 따라 리세트신호를 발생하여 상기 카운터부(20)의 리세트 동작을 제어하는 카운터 리세트 제어부(80)와, 카운터 컨트롤신호의 제어를 받아 반전 입력되는 프레임 주기 클럭을 출력하도록 3상태를 갖는 제1버퍼(130)로 구성한다.

제2도는 본 발명의 동작파형도로서, a)는 카운트 컨트롤 시그날(count control signal)파형이고, b)는 프래임(Frame) 주기 클럭 파형이며, c)는 FIFO 기록 인에이블신호 파형이며, d)는 FIFO 기록 클럭소스 파형이고, e)는 입력 데이타이며, f)는 FIFO HF 신호 파형이고, g)는 독출제어부(40) 출력파형이며, h)는 FIFO 독출 클럭소스 파형이고, i)는 독출 FIFO 데이타 출력이다.

상술한 구성에 의거 본 발명을 상세히 설명한다.

먼저 본 고안의 회로를 동작시키기 위해서는 측정하기 위한 동일 안정도와 주파수를 갖는 두개의 클럭소스와 FIFO에 기록하고자 하는 데이타에 일치된 카운터 클럭신호가 필요하게 된다. 이 카운터 클럭신호는 FIFO에 쓰여지는 데이타수를 카운트하기 쉽도록 프레임 단위 주기를 갖는 신호가 되도록 한다.

데이타 프레임 단위로 처리하는 카운터 클럭신호를 사용함으로써 독립 동기 망동기를 실현할때 양 시스템에 설치되어 있는 클럭소스의 안정도가 서로 다른 방향(+,-)으로 변화하는 것을 고려하여 필요한 완충기(Elastic Store) 크기를 2배로 하고 이 완충기의 반을 제어하는 방식을 응용하기가 용이하기 때문이다.

여기에서 사용할 FIFO 크기는 사용하고자 하는 정보의 비트율(Bit Rate)과 예상되는 안정도, 측정시간에 따라 선택되어야만 효과적으로 클럭의 안정도를 측정할 수 있다.

이하 제1도 및 제2도를 참조하여 회로동작을 설명하면 다음과 같다.

32KHZ의 프레임 주기를 갖는 1Mbps데이타를 FIFO(10)에 입력한다. 이때 기록(WRITE)신호 (WC)는 측정하고자 하는 클럭소스1, 주파수F1(1.024MHZ)을 이용한다. 그리고 클럭소스의 안정도 측정을 제어하는 신호로 32KHZ주기의 프레임 주기클럭(FC)을 카운트 컨트롤(CC)신호의 제어를 받는 3상태 버퍼(130)를 통해 출력해서 제1D플립플롭(30)을 제어한다.

그러므로 제2도 (10)시점에서 (a)의 카운터 컨트롤시그날(CC)이 "하이"상태로 되어 상기 버퍼(130)를 동작시키면 제4플립플롭(60)이 리세트되고, (11)시점에서 (b)와 같이 프레임 주기클럭(FC)이 인버터(160) 및 상기 버퍼(130)를 거쳐 상기 제1D플립플롭(30)의 클럭단자로 "하이"상태 신호를 인가하여 반전 출력단자()로 "로우"상태 신호를 발생시킨다.

이때 상기 "로우"상태 신호와 함께 (d)의 기록클럭(WC)이 오아게이트(90)로 입력되어 논리합된 결과 FIFO 기록 인에이블 신호가 (C)와 같이 "로우"상태로 변하여 상기 FIFO(10)의 기록 제어단자()로 공급되어 기록동작이 시작된다.

즉 (d)의 기록클럭(WC)이 "로우"상태로 될때마다 (e)의 입력 데이타가 상기 FIFO(10)에 기록되어진다.

기록동작의 시작과 동시에 카운터(20)는 상기 FIFO(10)에 기록되어지는 데이타의 수를 카운트하기 시작한다.

본 발명에서는 512바이트 크기의 FIFO(10)를 사용한다고 가정하면 상기 카운터(20)가 8프레임 즉 256바이트를 카운트하면 메모리의 반까지 데이타가 기록되어진 것을 나타내게 되는 것이다.

그러므로 상기 카운터(20) 출력단자(QC3)로 "하이" 상태의 HF신호(Half Full Signal)가 출력되면 제2D플립플롭(40)은 상기 HF 신호를 래치한다.

이때 상기 제2D플립플롭(40)에 의해 래치된 출력(Q2) 신호는 상기 FIFO(10)의 리드인에이블바(Read enable bar :) 단자를 제어하는 버퍼(140)를 인에이블시켜 전술한 기록과정을 통해 FIFO(10)에 기록되어져 있던 데이타를 읽어내는 작업을 시작하게 되는 것이다.

이와 동시에 상기 제2D플립플롭(40)의 출력은 3상태 앤드게이트(80)로 인가되어 상기 카운터(20)를 다시 리세트시켜 독출데이타를 카운트할 수 있도록 제어한다.

즉 제2도 (b)의 (↑8)시점을 8번째 프래임 주기클럭이라 가정할시 상기 카운터(20)의 (QC3)으로 부터 (f)와 같이 "하이"상태의 HF신호가 발생되면 (g)와 같이 제2D플립플롭(40) 출력이 "로우"상태로 되어 상기 3상태 앤드게이트(80) 출력을 "로우"상태로 만들므로 상기 카운터(20)는 다시 리세트되어 (b)와 같이 FIFO 리드 클럭(RC)이 "로우"상태 일때마다 (i)와 같은 독출데이타를 발생한다.

또한 상기 출력신호는 안정도를 측정한다는 출발신호로서 외부 타이머의 구동신호로 사용되며 LED로 가시적으로 알려준다.

여기서 리드(READ)하는 신호는 안정도를 측정하고자 하는 클럭소스2, 주파수F1(1.024MHZ)를 사용한다.

전술한 바와같이 클럭소스1과 2는 동일 안정도를 갖는 클럭소스를 사용해야 정확한 결과를 얻을 수 있다.

상기와 같이 데이타의 기입 및 독출을 실시할 경우 FIFO에 데이타를 입출력하는 클럭소스1,2의 안정도와 경과된 시간에 의해서 FIFO의 데이타의 위치가 변화한다. 그러므로 양 클럭소스의 안정도를 보상해 주는 범위가 FIFO크기(Elastic Store크기)를 초과하면 FIFO 앰프티 플래그(Empty Flag)나 풀플래그(Full Flag :) 신호가 출력된다. 상기 양 플래그 신호가 3입력 앤드게이트(70)를 거쳐 제3D플립플롭(50)에 의해 일정 길이의 래치된 신호로 변화한다. 이 래치된 신호는 프레임 주기의 카운터 클럭신호를 카운트 하는 상기 카운터(20)의 출력(QC1)과 인버터(120)에 의해 리세트되고 상기 제3D플립플롭(50) 반전출력가 리세트신호에 의해 제4D플립플롭(60)에 입력된다. 이때 상기 제4D플립플롭(60)은 (f)의 HF카운터신호 발생시점(↑8)에서 프레임주기 클럭(FC)이 "로우"상태이므로 리세트된다.

그러므로 반전 출력이 "하이"상태로 되며 그 결과 상기 3입력 앤드게이트(80) 출력이 "로우"상태로 되어 상기 카운터(20)는 리세트되어 Half Full 카운트 동작을 다시 시작하게 된다.

이때 상기 제3D플립플롭(50)에 의해 플래그(,)신호를 일정길이 신호로 변화시킨 이유는 대부분의 상용 FIFO소자의 플래그 출력신호가 래치되지 않고 데이타를 입출력 신호에 따라 변화하기 때문이다.

또한 상기 앰프티 플레그를 상기 제2D플립플롭(40)의 출력과 논리합 하는 이유는 초기에 파워온 리세트(Power on Reset :) 신호에 의해 FIFO(10)가 리세트 되므로써 앰프티 플래그가 출력될때 이를 막아주기 위한 것이다.

상기와 같이 FIFO(10)의 플래그신호(,)가 발생하면 디지탈 교환망에서는 데이타를 잃어버리거나 중복되는 현상인 슬립(Slip)이 일어난다.

그러므로 슬립(,발생)횟수를 일정시간 카운트해서 FIFO(10)에 데이타를 입출력하는 소스로 사용하는 클럭소스의 안정도를 측정할 수 있는 것이다.

슬립(,) 카운트 및 표시부(150)는 슬립(,)을 검출하는 제3D플립플롭(50)의 비반전출력(Q3) 신호를 카운트하게 되며, 카운트 상황을 디스플레이할 수 있도록 7-세그먼트 표시기를 부가한다.

이때 상기 슬립 카운트 및 표시부(150)는 카운터를 4단으로 연결하고 각 카운터에 디코더 및 표시기를 연결 구성하여 천 단위의 (슬립)횟수를 카운트하도록 한다.

이렇게 얻은 (슬립)횟수로 부터 클럭소스의 안정도를 구하는 식은 하기한 (1)식과 같다.

여기서 4는 양 클럭소스의 위상이 서로 다른 방향으로 변화할 경우와 서로의 주파수차가 2배일 경우를 고려한 수이다.

측정시간은 충분히 긴 시간을 의미한다.

예를들면 512비트 FIFO크기, 1024Mbps데이타, 예상안정도가 10^-9일때 24시간에 1번 슬립이 발생하므로 24시간의 2-3배의 시간이 필요하게 된다. 그러나 안정도가 낮을때는 측정시간이 줄어들 것이며 FIFO(10)의 크기와 입력데이타 비트율에 따라 측정시간이 달라진다.

상술한 바와같이 구성, 동작토록 하므로써 간단하고 정확하게 클럭소스의 안정도를 측정할 수 있는 잇점이 있다.

Claims (2)

1. 교환시스템간의 주파수 차로 발생되는 정보의 손실을 막아 주도록 여러변수를 고려해서 결정한 크기의 신축성 버퍼로 정보의 일시적 저장기능을 가지며 기록 및 독출 클럭소스의 안정도 보상범위가 상기 신축성버퍼의 크기를 초과할시 앰프티 플래그및 풀플래그() 신호를 발생하는 FIFO(10)와, 양 시스템에서 클럭 안정도가 서로 다른 방향으로 틀리는 경우를 고려해서 상기 FIFO(10)를 결정했을때 동일 클럭 안정도의 클럭원을 사용하여 필요한 크기의 반(1/2)을 제어하도록 하는 카운터(20)와, 정보의 프레임 패턴동기를 이용해서 상기 FIFO(10)에 정보를 기입하도록 제어하는 기입 제어부(100)와, 타 시스템으로 부터 수신한 정보를 자신의 시스템으로 보내기 위해 프레임 주기신호 및 상기 카운터(20)의 출력신호(QC3)를 이용하여 상기 FIFO(10)로 부터 정보를 읽어내도록 제어하는 독출제어부(40)와, 상기 피포 독출제어부(40)의 제어신호에 따라 수신정보를 FIFO(10)에서 읽어내도록 3상태를 갖는 제2버퍼(140)를 구비한 디지탈 교환시스템의 클럭소스 안정도 측정회로에 있어서, 상기 FIFO(10)로 부터 발생되는 앰프티 플래그및 풀플래그() 신호를 논리조합하여 소정시간 래치하여 슬립 발생신호를 출력하는 제1래치부(200)와, 상기 슬립발생신호를 카운트하여 슬립발생횟수를 디스플레이 하는 슬립 카운트 및 표시부(150)와, 상기 슬립발생신호를 래치하여 제2래치부(60)와, 상기 래치된 슬립 발생신호와 파워온 리세트신호() 및 상기 독출제어부(40) 출력상태에 따라 리세트신호를 발생하여 상기 카운터부(20)의 리세트 동작을 제어하는 카운터 리세트 제어부(80)와, 카운터 컨트롤 신호(CC)의 제어를 받아 반전 입력되는 프레임 주기 클럭(FC)을 출력하도록 3상태를 갖는 제1버퍼(130)로 구성됨을 특징으로 하는 회로.
2. 상기 제1항에 있어서, 제1래치부(200)가 상기 독출제어부(40)의 출력과 상기 FIFO(10)의 앰프티 플래그신호를 논리합하는 제1게이트수단과, 상기 FIFO(10)의 풀플래그신호()와 상기 제1게이트수단 출력 및 파워온 리세트()신호를 논리조합하는 제2게이트수단과, 상기 제2게이트수단 출력을 래치하여 상기 카운터부(20) 제1출력부(QC1)의 반전신호의 제어를 받아 출력하는 플립플롭으로 구성됨을 특징으로 하는 회로.