KR910000152Y1 - 자기테이프의 오버런/언더런 데이터에러 검출회로 - Google Patents

Abstract

내용 없음.

Description

자기테이프의 오버런/언더런 데이터에러 검출회로

제1도는 본 고안의 오버런/언더런 데이터에러 검출회로.

제2도는 제1도 각 부분의 파형도이다.

본 고안은 데이터의 에러를 검출하는 방식에 관한 것이며, 특히 자기테이프이 데이터기록 및 판독을 일정한 시점이내에서 데이터의 오버런(overrun) 및 언더런(underrun)을 검출할 수 있는 자기테이프의 오버런/언더런 데이터에러 검출회로에 관한 것이다.

종래의 데이터에러 검출회로는 메인 CPU의 일정한 클럭에 의해 데이터의 기록 및 판독이 비정상적으로 발생할 때 데이터 발생에러를 감지할 수 없으므로 자기테이프의 데이터 처리시스템이 신뢰성면에서 정밀성이 떨어지므로 사용함에 있어 많은 곤란이 있었다.

이에 본 고안은 상기와 같은 결점을 해소하기 위한 것으로 데이터 에러가 발생시 기존의 FIFO(First-in First-out)제어회선 및 메인 CPU와 주변기기로 부터 제어회선을 이용하여 데이터 발생에러를 감지하는 자기테이프의 오버런/인더런 데이터에러 검출회로를 제공하는 것을 목적으로 한다.

이하 첨부 도면을 참조하여 구성 및 작용효과를 상세히 설명한다.

본 고안은 기록(WRITE)하는 FIFO(1-1)와 판독(READ)하는 FIFO(1-2)와 메인 CPU로부터 입력되는 인버터(1-3)회로로 이루어지는 기존회로(1)와, 기록하는 FIFO(1-1)의 출력준비신호(WTDRDY+00)와 판독하는 FIFO(1-2)의 입력준비신호(ADFRDY+00)가 NAND게이트(3,9)를 거쳐 메인 CPU에서 출력단 신호와 함께 3입력 NAND게이트(5,11)에 입력되어 그 출력이 2입력 NAND게이트(7)를 통해 D-플립플롭(Delay FF), (19)에 입력된다. 또한 메인 CPU로 부터 인버터회로(1-3)에 입력된 신호(ADSWRT+00)가 메인 CPU에서 들어온 신호와 함께 NAND게이트(15)에 연결되어 있고, 상기 인버터회로(1-3)에서 출력된 신호(ADSWRT-00)가 주변기기로 부터 들어온 신호와 함께 NAND게이트(13)에 연결되어 그 출력이 NAND게이트(17)를 통해 D-플립플롭(19)의 클럭단자(C)에 입력되어 출력신호(STIDOU+00)가 다시 메인 CPU로 전달되는 구성으로 되어있다.

제1도는 본 고안의 오버런/언버런 데이터 에러검출회로는 나타낸 것으로서, FIFO의 입출력제어신호인 기록하는 FIFO(1-1)와 판독하는 FIFO(1-2) 및 메인 CPU로 부터 신호가 들어오는 인버터회로(1-3)로 이루어진 기존회로(1)는 기록하는 FIFO(1-1)의 출력준비신호(WTDRDY+00)가 NAND게이트(3)를 통해 WRDRDY-00신호로 3입력 NAND게이트(3)에 입력되고, 판독하는 FIFO(1-2)의 입력준비신호(ADFRDY+00)가 NAND게이트(9)를 통해 ADFRDY-00신호로 3입력 NAND게이트(11)에 입력됨과 동시에 인버터회로(1-3)의 출력신호(ADSWRT-00)와 함께 3입력 NAND게이트(11)에 입력되며, 또한 메인 CPU로 부터 들어온 데이터 서어비스 재전송허용신호(ADADSV+00)가 3입력 NAND게이트(5,11)에 각각 입력되어 그 출력이 기록데이터 인더런신호(ADWRUF-00)와 판독 데이터오버런신호(ADRDOV-00)를 만들어 이 두 신호중 하나가 동작상태일 때 NAND게이트(7)의 출력이 기록데이터 언더런 또는 판독데이터 언더런신호(ADSDOU+00)로 동작되어 D-플립플롭(19)의 단자(D)에 입력된다.

그리고 인버터회로(1-3)의 출력신호(ADSWRT-00)와 주변기기에서 들어온 기록데이터스트로브(Strobe) 신호 (TDIRDS+00)가 2입력 NAND게이트(13)를 통해 ADREST-00신호로 2입력 NAND게이트(17)에 입력되고, 메인 CPU로 부터 들어온 입력신호(ADSWRT+00)와 메인 CPU에서 들어온 신호(ADSWRT+00)가 2입력 NAND게이트(15)를 통해 기록클럭 인에이블신호(ADWERT-00)로 2입력 NAND게이트(17)에 입력되며, 이 NAND게이트(17)의 출력이 ADDEST+00신호로 D-플립플롭의 클럭단자(C)의 클럭입력신호에 의해 출력신호(STIDOU+00)를 발생시킨다. 즉 최종적으로 만들어진 출력신호(STIDOU+00)는 오버런/언더런신호로서 메인 CPU에 전달되어 메인 CPU로 하여금 자기테이프의 데이터기록 언더런 또는 데이터판독 오버런에러상태를 검출할 수 있도록 한다.

상술한 바와 같이 동작된 본 고안을 제2도의 파형도에 의거하여 설명하면 다음과 같다.

기존회로(1)에 기록하는 FIFO(1-1)의 출력준비신호(WIDRDY+00)는 NAN D게이트(3)를 통해 3입력 NAND게이트(5)에 입력된 WRDRDY-00신호와 WTDA E+00신호와 ADADSV+00신호가 모두 하이(″H″)상태일 때 3입력 NAND게이트(5)의 출력신호(ADWRUF-00)가 로우(″L″)상태로 되어 기록하는 FIFO(1-1)에 데이터를 일시적으로 기억시켜두지 않은 상태(LATCH)에서 메인 CPU로부터의 제어신호로 데이터 서어비스재전송허용신호(ADADSV+00)가 하이(″H″)상태이며, 기록하는 데이터가 인에이블(enable)이 되었다면 WTDAT+00신호가 하이(″H″)상태로 되어 기록하는 데이터언더런신호(ADWRUF- 00)가 동작된다.

즉 메인 CPU로 부터 데이터기록시 기록한 인에이블은 되어 있으나 실제 데이터가 기록하는 FIFO(1-1)에 없으므로 언더런에러신호(ADWRUF-00)가 동작되어 2입력 NAND게이트(7)가 하이(″H″)상태가 된다(제2a-k도).

그리고 데이터를 판독할 시 판독하는 FIFO(1-2)의 입력준비신호(ADFRDY+00)가 NAND게이트(9)를 통해 ADFRDY+00신호가 3입력 NAND게이트(11)에 입력되고, 메인 CPU로부터 ADSWRT-00신호와 ADADSV+00신호에 의해 ADRDOV-00신호가 동작되며, 2입력 NAND게이트(7)의 출력신호(ADSDOU+00)가 하이(″H″)상태로 되어 데이터를 판독할 때 메인 CPU로 부터의 신호(ADSWRT+00)가 현재는 판독동작이 수행중이고, 데이터 서어비스 재전송허용신호(ADADSV+00)가 하이(″H″)상태에서 판독하는 FIFO(1-2)의 입력준비신호(ADFRDY+00)가 로우(″L″)상태이므로 입력데이터 레지스터에 데이터가 존재하지 않고 데이터오버런 상태를 만들므로 3입력 NAND게이트(11)의 출력신호(ADRDOV-00)로 동작되어 2입력 NAND게이트(7)의 출력신호(ADSDOU+00)가 하이(″H″)상태로 D-프립플롭(19)으로 입력된다(제2f-k도).

따라서 D-플립플롭(19)의 단자(D)로 입력된 ADSDOU+00신호는 출력이 STIDOU+00가 하이(″H″)상태가 되어 메인 CPU로 데이터의 오버런/언더런 에러상태를 보고할 수 있도록 한다(제2l,m도).

상기한 바와 같이 본 고안은 자기 테이프의 데이터기록 및 판독이 메인 CPU로 부터의 일정한 클럭에 의해 데이터의 오버런/언더런 상태일 때 기존의 FIFO제어회선과 메인 CPU와 주변기기로 부터의 제어회선을 이용하여 데이터발생에러를 감지하므로서 자기테이프의 데이터처리시스템에 높은 신뢰성을 부여할 수 있게 된다.

Claims (1)

1. 데이터 에러 검출회로에 있어서, 기록하는 FIFO(1-1)의 출력준비신호와 판독하는 FIFO(1-2)의 입력준비신호가 NAND게이트(3,9)를 거쳐 메인 CPU에서 출력된 신호와 함께 3입력 NAND게이트(5,11)에 입력되고, 그 출력이 2입력 NAND게이트(7)를 통해 D-플립플롭에 입력되며, 2입력 NAND게이트(13,15)의 출력과 연결된 2입력 NAND게이트(17)와 상기 2입력 NAND게이트(7)를 통해 D-플립플롭(19)이 연결되어 그 출력이 메인 CPU로 전송하도록 구성된 것을 특징으로 하는 자기 테이프의 오버런/언더런 데이터 에러 검출회로.