KR910004437Y1 - 반도체 기억 소자 테스트용 구동회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 기억 소자 테스트용 구동회로
제 1 도는 종래의 반도체 기억소자 테스트용 구동회로의 블록도.
제 2 도는 본 고안에 따른 반도체 기억소자 테스트용 구동회로의 블록도.
제 3 도는 제 2 도의 "A"블럭에 대한 상세 회로도.
제 4a 내지 제 4c 도는 EP/ET 펄스파형도.
＊도면의 주요부분에 대한 부호의 설명
1 : 클럭신호 발생회로 2 : Y 어드레스 카운터
3 : X : 어드레스 카운터 4 : EP/ET 펄스회로
5 : 멀티플렉스 회로A 6 : 신호구동회로
7 : 멀티플렉스 회로B 8 및 9 : D플립플롭회로
10 및 11 : 주파수 변환회로 12 : 스위치
본 고안은 반도체 기억소자 B/I 테스트(Burn in Test)용 구동회로에 관한 것으로, 특히 X, Y 어드레스 카운터에서 발생하는 X, Y코드를 선택 변환하여, 어드레스를 확장시켜 1매가 D램까지 B/I 테스트를 할 수 있도록 한 반도체 기억소자 B/I 테스트용 구동회로에 관한 것이다.
종래에는 기억용량이 다른 반도체 기억소자들을 테스트하기 위해서는 기억용량이 다른 각 소자마다 별개의 테스트 장비가 동원되었으므로 각 소자에 맞는 테스트 장비를 제작하는데 많은 경비와 시간이 소요되었다.
따라서 본 고안은 하나의 테스트 장비로 여러용량의 반도체 기억소자들을 테스트 할수 있게하여 별개의 테스장비의 제작에 따른 경비절감을 유도하고 그에 따른 시간낭비를 감소시키는데 그 목적이 있다.
본 고안에 의하면, 종래의 64KD램 테스트 구동회로의 X, Y 어드레스 카운터에서 출력되는 펄스코드중 각각 한 개의 펄스를 발췌, 변환하여 새로운 어드레스를 생성시켜 64KD램, 256KD램 및 1MD램을 선택적으로 테스트 할 수 있는 반도체 기억소자 테스트를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하기로 한다.
제 1 도의 종래의 64KD램 반도체 기억소자 테스트용 구동회로의 블록도로서, 클럭신호 발생회로(1)에서 클럭 신호가 발생하여 이 신호가 X어드레스 카운터(3) 및 Y어드레스 카운터(2)에 인가되고, 상기 X어드레서 카운터(3)에서는 주기가 2배씩 다른 8종류의 필스코드( X0부터 X7까지)가 생성되어 이 펄스 코드들이 멀티플렉스회로 A(5) 및 EP/ET 펄스회로(4)에 인가되는데 EP/ET펄스회로(4)에서는 상기 8개의 펄스코드를 받아들여 제 4a 도와 같은 EP/ET 펄스코드를 생성시킨 다음, Y어드레스 카운터(2)에 인가시켜 준다.
상기 Y어드레스 카운터(2)에서는 상기 EP/ET 펄스코드 신호에 응답하여, 주기가 2배씩 다른 8종류의 Y어드레스 펄스코드(X0부터 X7까지)를 발생시킨 다음, 이 펄스코드들이 멀티플렉스회로A(5)에 인가된다. 즉, X, Y어드레스 카운터(3 및 2)에서는 16개의 펄스코드신호 (X0에서 X7,Y0에서 X7)가 생성되어 이 신호가 멀티플렉스회로A(5)에 인가되고, 이 회로에서 8개의 어드레스 신호를 생성시킨다. 상기 펄스코드신호에 따른 어드레스 생성과정을 살펴보면, X0+Y0= A0+Y1=A1,X2+Y2= A2… X7+Y7=A7의 어드레스 신호가 발생하게 된다. 이 8개의 어드레스 신호(A에서 A 까지)가 신호 구동회로(6)에 인가된후, 64KD램을 구동시킬 수 있을 만큼의 신호로 증폭되어 64KD램 각 단자에 공급된다.
상술한 바와같이, 64KD램용 테스트 구동회로는 A0에서 A7까지 8개의 어드레스가 소요되었다. 그러나, 256KD램 및 1MD램을 어드레스 하기 위해서는 9개 및 10개의 어드레스가 필요하므로, 이 어드레스를 증가시켜 주면 64KD램용 테스트장비로서 256KD램 및 1메가 D램을 테스트 할수 있는 것이다.
제 2 도는 본 고안에 따른 반도체 기억소자 테스트용 구동회로인바 제 1 도와 중복되는 내용을 생략하고 그 동작원리를 살펴보면, 상술한 X어드레스 카운터(3)의 X0내지 X7펄스코드신호를, 그리고 Y어드레스 카운터(2)의 Y0내지 Y7펄스코드 신호중 Y7신호를 선택하여 이 두 개의 신호를 듀얼타입(Dual Type)의 D플립플롭회로(8)에 인가시키면 이 회로(8)에서는 X7및 Y7코드신호가 일정주기의 새로운 펄스코드신호 X8및 Y8로 변환되어 이 두 개의 펄스코드신호가 멀티플렉스회로B(7) 및 듀얼타입(Dual Type) D플립플롭회로(9)에 각기 인가된다. 이 회로(9)에서는 상기 X8및 Y8펄스코드 신호가 일정주기의 새로운 펄스코드신호 X9및 Y9로 변환되어 멀티플렉스회로B(7)에 인가된다.
한편, 상기 X8및 Y9펄스코드신호는 주파수 변환회로(10 및 11)에 각각 인가되고, 이들 회로(10 및 11)에서는 입력된 신호의 주기를 1/2배씩 증가시켜 준다.
또한 전술한 EP/ET펄스회로(4)의 출력신호(제 4a 도에 도시)는 스위치(12)에 인가되어 이 스위치(12)의 조작에 따라 상기 EP/ET펄스(제 4a 도에 도시)가 직접 Y 어드레스 카운터에 그리고 주파수 변환회로 (10)에 각각 인가되고, 주파수 변환회로(10)의 출력은 상기 스위치(12)로 인가되어 상기 스위치(12)의 작동에 따라 상기 Y어드레스 카운터(2) 또는 주파수 변환회로(11)에 인가된다.
또한 주파수 변환회로(11)의 출력은 스위치(12)의 작동에 따라 상기 Y어드레스 카운터(2)에 인가된다.
한편 멀피플렉스회로B(7)에 인가된 새로운 펄스코드신호 X9, Y8및 Y9신호는 이 회로(7)에서 X8+Y8=A8,X9+Y9=A9의 어드레스 신호를 생성하여 전술한 신호구동회로(6)에 인가된다.
제 3 도는 제 2 도의 "A"블럭에 대한 상세회로도로서 X, Y어드레스 카운터(3 및 2)에서 출력되는 펄스코드신호중 X7및 Y7펄스코드 신호를 선택하여 D플립플롭회로(8)에서 입력시키면 이 회로(8)에서 새로운 X8및 Y8펄스코드신호를 변환되어 이 신호가 멀티플렉스회로B(7) 및 D플립플롭회로(9)에 각각 인가된다. 또한, 상기 D플립플롭회로(9)에 인가된 X8및 Y8펄스코드신호는 이 회로(9)에서 X9및 Y9의 새로운 펄스코드신호로 변환되어 상기 멀티플렉스회로B(7)에 인가된다.
한편, 상기 X8신호는 EP/ET 펄스(제 4a 도에 도시)와 함께 AND 게이트 G1(10)에 인가되어, 이 AND 게이트 G1(10)에서 제 4b 도에 도시된 새로운 EP/ET펄스로 변환하여 스위치 SWA의 한 단자에 접속되며, 이 스위치 SWA의 나머지 한 단자는 스위치 SWB의 "a"단자에 접속된다. 또한 상기 X9신호는 AND 게이트 G2(11)의 한 입력단자에 접속되고 이 게이트 G2의 나머지 입력단자는 스위치 SWB의 "a" 단자측으로부터 접속된다. 그리고 이 게이트 G2의 출력단자는 상기 스위치 SWB의 b단자에 접속되는데 상기 AND 게이트 G2 및 G1 (10 및 11)은 입력되는 EP/ET 펄스신호들의 주기를 1/2주기씩 증가시켜주는 역할을 한다. 또한 EP/ET 펄스회로(4)의 출력단자는 상기 스위치 SWB의 c단자에 접속되어 있다. 그리하여 스위치 SWB의 공통단자는 Y어드레스 카운터(2)에 접속되도록 구성된다. 그런데, 64KD램, 256KD램 및 1메가 D램 반도체 기억소자 테스트하기 위해서는 상기 스위치 SWA 및 SWB를 적절히 선택해야 하는데, 우선 64KD램의 경우에는 스위치 SWA를 OFF시키고 스위치 SWB의 공통단자 COM을 "c "위치에 놓으면 상기 EP/ET 펄스 (제 4a 도에 도시)가 직접 Y어드레스 카운터에 입력되므로 X8과 Y0,Y9과 Y1펄스코드 신호가 각각 동일한 펄스신호가 되어 종전과 동일한 8개의 어드레스 신화가 생성된다.
256KD램의 경우는 스위치 SWA을 ON시키고 스위치 SWB를 "a" 에 위치시키면 EP/ET 펄스회로(4)의 출력펄스(제 4a 도에 도시)는 AND 게이트 G1에서 제 4b 도와 같은 펄스로 변환되어 Y 어드레스 카운터(2)에 입력된다. 따라서, 멀티플렉스회로B(7)에 신호를 인가 시켜주면 X8+Y8=A8인 새로운 어드레스 신호가 발생되는데 X9와 Y0신호는 각각 동일한 신호이므로 결국 X8+Y8=A9인 한 개의 어드레스 신호가 추가되어 256KD램을 구동시킬수 있다.
1메가 D램의 경우는 스위치 SWA를 닫고 또한 스위치 SWB의 공통단자 COM을 "b"에 위치시면 제 4a 도와 같은 EP/ET 펄스신호가 AND게이트 G1 과 G2에서 주기가 증가된 새로운 EP/ET 펄스신호(제 4c 도에 도시)가 생성되어 상기 Y 어드레스 타운터(2)에 공급된다. 따라서 상기 멀티 플렉스 회로(7)에 신호를 인가시키면 X8+Y8=A8,X9Y8=A9인 새로운 두 개의 어드레스 신호가 발생되므로 1메가 D램을 구동시킬수 있다.
상기와 같은 회로를 구성시킴으로써 종래의 64KD램용 반도체 테스트 장비를 가지고 256KD램 및 1메가 D램까지 테스트 할 수 있어 매우 효율적일 뿐만 아니라, 그 만큼 시간 및 경비를 절감할 수 있는 탁월한 장점이 있어, 반도체 테스트 장비기술에 크게 기여할 수가 있게 되었다.

Claims (1)

  1. 클록신호 발생회로(1)로부터 접속되어 각각 8개의 펄스코드 신호를 생성하는 X 및 Y어드레스 카운터(3 및 2)와, 상기 X어드레스 카운터(3)로부터의 8개의 펄스코드신호를 수신받아 EP/ET 펄스를 생성하여 Y어드레스 카운터(2)에 인가되도록 접속된 EP/ET 펄스회로(4)와, 상기 X 및 Y어드레스 카운터(3 및 2)로부터의 16개의 펄스코드신호를 받아 8개의 어드레스 신호를 생성하는 멀트플렉스 회로A(5)와, 상기 8개의 어드레스 신호를 받아 구동신호를 생성하는 신호구동회로(6)로 구성된 반도체 기억소자 테스트용 구동회로에 있어서, 상기 X어드레스 카운터(3)로부터 펄스코드신호를 받아 EP/ET 펄스코드를 생성시키는 EP/ET 펄스회로(4)와, 상기 X 및 Y어드레스 카운터(3 및 2)로부터 인가되는 소정수의 선택된 출력신호의 주기를 1차 변환하는 D플립플롭회로(8) 및 이회로(8)로부터의 출력신호의 주기를 2차 변환하는 D플립플롭회로(9)와, 상기 D플립플롭회로(8 및 9)로부터의 변환된 신호가 인가되어 신호구동회로(6)에 접속시키는 멀티플렉스회로(B)와, 상기 D플립플롭회로(8 및 9)의 출력신호중 어느 한 출력단을 선택하여 접속된 주파수 변환회로(10 및 11)와, 상기 주파수 변환회로(10) 및 EP/ET 펄스회로(4)의 출력신호를 주파수 변환회로(11) 및 상기 Y어드레스 카운터(2)에 스위칭시키는 스위치(112)를 포함하여, 이로 인하여 스위치(12)의 조작에 따라 상기 멀트플렉스회로B(7)에서 종전과 동일한 어드레스 신호 혹은 새로운 하나 이상의 어드레스 신호를 생성하도록 구성한 것을 특징으로 하는 반도체 기억소자 테스트용 구동회로.
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