KR910004315B1 - 열전자 유니폴라 트랜지스터 - Google Patents
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Abstract
내용 없음.
Description
[발명의 명칭]
열전자 유니폴라 트랜지스터
[도면의 간단한 설명]
제 1 도는 본 발명의 특정 실시예에 따른 트랜지스터 장치구조의 단면도.
제 2 및 3 도는 제 1 도에서 도시된 트랜지스터 장치의 동작을 설명하는데 유용한 에너지선도.
제 4 도는 본 발명의 다른 실시예에 따른 트랜지스터 장치구조의 단면도.
제 5 도 및 6 도는 제조의 이전 단계동안 제 1 도에서 도시된 트랜지스터 장치구조의 단면도.
[발명의 상세한 설명]
[발명의 분야]
본 발명은 전류의 도통이 장치내의 에미터 영역에서 콜렉터 영역으로 전자의 터널(tunnel)을 수반하는 반도체 트랜지스터 장치구조에 관한 것이다.
[발명의 배경]
반도체 트랜지스터 구조의 기술에 있어서, 종래의 바이폴라 NPN(또는 PNP) 트랜지스터 구조나 또는 종래의 유니폴라 N-MOS(또는 P-MOS)구조에서 20피코초보다 빠른 동작 스위칭 속도를 얻을 수가 없는데, 이것은 비록 종래의 트랜지스터 구조의 크기가 보다 더 축소되어지더라도, 본 기술의 제조자들에게는 매우 잘 알려져 있는 이러한 구조의 본래 제한 때문에 20피코초보다 빠른 동작 스위칭 속도를 얻을 수가 없다. 따라서, 이들 제조자들은 피코초의 트랜지스터 스위칭 동작 속도를 얻기 위하여 이러한 제한에 종속되지 않는 새로운 트랜지스터 구조를 발명하려고 노력해왔다.
제 5 호의 L311-L312 페이지에서 "GaAs/AlGaAs 이종접합을 사용한 터널링 열전자 트랜지스터"란 명칭으로 발표된 엔 요꼬야마(N.YoKoyama)씨와 그외 공동인들의 논문에서, 피코초 또는 서브 피코초 동작의 달성을 보증한 트랜지스터 구조가 제시되었다. 이 구조는 n형 반도전성 칼륨 아세나이드 즉 특히 고전류 경로에 대해 횡방향으로 도통되도록 과잉 도너(donor) 불순물로 도핑된 갈륨 아세나이드로 구성된 1,000Å(100nm)두께의 베이스층에 의존한다. 베이스층은 또한 n형 갈륨 아세나이드로 각각 구성되어 있는 에미터층과 콜렉터층 사이에 위치되며, 반도전성 비도핑된 알루미늄 갈륨 아세나이드로 구성된 베이스-에미터 장벽층이 베이스와 에미터층 사이에 존재하며, (또한 알루미늄 갈륨 아세나이드로 구성된)비도핑된 베이스-콜렉터 장벽층이 베이스층과 콜렉터층 사이에 존재한다. 이러한 각각의 장벽층은 이 층을 통과하는 전자의 이동을 방해하는 전위(전자 및 화학적) 장벽을 발생시킨다. 동작은 에미터층에 관해서 베이스층에 인가된 정전압에 응답하여 에미터층에서 베이스층으로 이동하는 전자의 터널에 좌우된다. 이 전압이 충분히 높으면, 전자는 충분한 운동 에너지를 가져 ("열전가")베이스층으로 들어가 베이스를 통과하며, 이들 운동 에너지가 스캐터링 및 트래핑으로 감소되는 베이스층을 통과한 후에도 아직도 이들 전자가 충분한 에너지를 가지고 있어 베이스-콜렉터 장벽을 넘어간다면 콜렉터층에 의해 집속될 것이다.
그러나, 이러한 트랜지스터 구조는 α=β/(1+β)인 낮은 값을 갖게 되며 여기서 β는 트랜지스터의 전류이득(즉, 콜렉터 전류의 증가대 베이스 전류의 증가비)이며, α는 "전달비"즉, 에미터에서 베이스내로(터널링 또는 다른 현상으로)주입된 콜렉터에 의해 집속되는 전자의 일부를 표시한다. 상술하자면, 트랜지스터는 바람직하지 않게 단지 약 0.28의 낮은 전달비α를 갖는 반면에, 바람직한 α의 값은 적어도 약 0.5이상 적합하게는 훨씬 더 커야 한다. 이러한 바람직하지 않는 낮은 α값은 에미터에서 콜렉터로 진행하여 베이스층을 통과하는 전자가 베이스내에서 스캐터링 현상 및 트래핑 때문에 이들 전자의 운동 에너지의 상당부(또는 거의 전부)를 잃게 되어 베이스-콜렉터 장벽을 넘을 수 없게 되는 비교적 두터운 베이스층에 의한 것이라고 여겨진다. 반면에, 운동 에너지의 이러한 손실을 감소시키기 위해 베이스층의 두께를 감소시키면 RC 베이스 지연을 증가시키는 트레버스 또는 "스프레딩(spreading)" 베이스 저항이 바람직하지 않게 높아져 통상의 현존 트랜지스터의 것과 동일하거나 또는 보다 큰 트랜지스터 스위칭 시간을 바람직하지 않게 증가시킬 것이다. 따라서, 피코초의 동작을 할 수 있으며 적어도 약 0.50 이상의 전달비 α를 갖는 트랜지스터 구조를 갖는 것이 바람직하다.
[발명의 요약]
본 발명은 반도체 에미터 장벽층과 반도체 콜렉터 장벽층 사이에 위치된 베이스 반도체층에서 이동 전하 캐리어의 축퇴 2차원 기체로 형성되는 유도 베이스와 같은 유도 베이스 트랜지스터 구조에 관한 것이며, 상기 에미터 및 콜렉터 장벽층은 베이스층의 대향 평행측에 위치되어 있다.
본 발명의 트랜지스터 구조의 베이스층은 통상 약 100Å정도로 얇아서 베이스층을 통과하는 이동 시간을 감소시킴으로써 피코초의 스위칭 시간을 얻을 수 있다. 베이스층 자체에서, (페르미 통계에 의해 제어되는 기체 의미에서) 축퇴되는 전하 캐리어(전자 또는 정공)의 2차원 기체는 전하 캐리어의 횡방향 이동 즉, 에미터 장벽층에서 콜렉터 장벽층까지 전자 캐리어의 흐름에 수직 방향으로의 이동에 대해서 (고전기 도전성을 갖는) 금속과 같이 작용한다. 따라서, 베이스의 트래버스("스프레팅") 저항 및 베이스에서의 RC 지연시간은 본 발명의 트랜지스터 구조에서는 충분히 낮아 피코초 동작은 베이스내에서의 RC 지연에 의해 방해를 받지 않게 된다.
[발명의 상세한 설명]
제 1 도에서 도시된 바와 같이, 트랜지스터 장치구조(100)는 본 기술에서 알려진 바와 같이, 도너 및 어셉터 불순물 오염으로 인한 전기적 도통을 억제하기 위해 충분한 양의 트랩을 제공하는 크로뮴으로 도핑된 갈륨 아세나이드로 이루어진 반절연성 기판바디(10)를 갖는다. 이 기판(10)상에는 입방 센티미터당 통상 약 2×1018의 농도로 실리콘과 같은 충분한 과잉 도너 불순물의 존재 때문에 n형 반도체 도전성을 갖는 갈륨 아세나이드인 n+GaAs로 이루어진 보조 콜렉터 접촉층(11)이 배치된다. 보조 콜렉터 접촉층(11)의 두께는 통상 약 5,000Å이다. 이 보조 콜렉터층(11)상에는 n+AlAs로 이루어진 비교적 얇은 (통상 약 20Å)보호용 콜렉터 접촉 에칭 중단층(12)이 배치 되는데 이 층의 목적은 이하에서 명백하게 기술될 바와 같이 콜렉터 접촉창의 에칭 침투에 대한 한계를 정하기 위한 것이다. 보호층(12)내의 n+도전성은 입방 센티미터당 약 2×1018의 농도까지 실리콘과같은 불순물 원자로 도핑함으로써 얻어진다.
보호층(12)상에는 보조 콜렉터 접촉층(11)과 동일한 주 콜렉터 접촉층(13)이 배치된다.
주 콜렉터 접촉층(13)상에는 0.25 내지 0.45 통상은 약 0.34의 적절한 범위에서 알루미늄의 원자 부분 a 를 갖는 통상 1,500Å 두께인 비도핑된 AlaGa1As로 이루어진 비도핑된 콜렉터 장벽층(14)이 배치된다. 층(14)상에 배치된 베이스층(15)에서 전위 장벽을 강화시키기 위해서는 어떠한 도너 및 억셉터 불순물의 농도라도 입방 센티미터당 약 1016이하로 되는 것이 바람직하다.
베이스층(15)은 이 층내에 반전층 즉, 2차원 축퇴 페르미 전자 가스의 전자의 높은 이동도를 보증하기 위해서 약 100Å의 두께와 통상 입방 센티미터당 약 1016이하로, 적합하게는 약 1015이하의 농도를 갖는 비도핑된 GaAs 즉 2차원 추괴 페르미 전자 기체이며, 전자는 도면에서 수직(에미터에서 콜렉터)방향과 직각인 방향으로 자유전자로서 행동한다. 좌우간, 베이스층의 두께는 적합하게 약 500Å 이하로 되어 이 층내에서 바람직하지 않은 전자 스캐터링 현상을 최소로 줄이며, 약 50Å이상으로 되어 이 층내에서 형성하기 위한 적합한 양자 레벨수에 대해 충분한 정도의 포함수에 적합하기 위한 충분한 공간을 제공한다. 2차원 축퇴 페르미 기체에 대한 기술이 (1982년)현대 물리학 평론의 제 54권, 제 2 호의 437-627 페이지에서 발표된 "2차원계의 전자 성질"이란 제목의 티.앤도(T. Ando)씨와 그외 공동인들에 의한 논문에서 기술되어져 있다. 반도체에서 2 차원 축퇴 페르미 기체의 실시예가 종래의 MOS 트랜지스터의 기술에서 공지된 바와 같이, 반전층이다. 그러나, (트랜지스터가 "온"일때) MOS 트랜지스터내의 전기 전류 방향이 반전층의 평면인 반면에, 본 발명에 있어서 전류의 방향은 반전층의 평면과 수직이다.
베이스(15)상에는 통상 상단상에서 약 0에서 하단상(즉, 베이스층(15)과의 인터페이스)에서의 약 0.45까지 수직거리로 이 층내에서 변화하는 (통상 선형으로) 알루미늄의 원자 일부 x 를 갖는 통상 약 1,500Å두께의 비도핑된 AlxGa1-xAs로 이루어진 에미터 장벽층(16)이 배치된다. 다시, 도너 및 억셉터 불순물의 농도는 모두 베이스층(15)과의 접촉 영역에서 전위 장벽의 강화를 방지하기 위해서, 입방 센티미터당 약 1016이하이다. 에미터 장벽층(16)상에는 주 에미터 접총층(17)이 배치되며, 이 층은 또한 통상 약 200Å의 두께와 입방 센티미터당 적어도 약 2×108 이상의 과잉 도너 농도를 갖는 n+GaAs로 구성된 "캡(Cap)"층으로도 명명된다
주 에미터 접촉층(17)상에는 구조상 보호용 콜렉터 접촉 에칭 중단층(12)과 동일한 n+AlAs로 구성된 보호용 에미터 접촉 에칭 중단층(18)이 배치된다. 이들 에칭 중단층은 이들이 창조하는 화학적 성분 프로필의 스파이크와 같은 형상때문에 "스파이크"층으로서 알려진다.
보호용 에미터 접촉 에칭 중단층(18)상에는 통상 2,500Å의 두께(높이)를 갖는 (메사형의)n+GaAs로 구성된 보조 에미터 접촉층(19)이 배치된다.
에미터 접촉층(19)과의 외부 전기적 억세스는 금 에미터 단자층(22)으로 도금된 제 1 금-게르마늄-은 합금층(21)을 통해 이루어진다. 베이스층(15)과의 외부 억세스는 금 베이스 단자층(32)으로 도금된 제 2 금-게르마늄-은 합금층(31)을 통하여 이루어진다. 콜렉터 접촉층(11)과의 외부 억세스는 금 콜렉터 단자층(42)으로 도금된 제 3 금-게르마늄-은 합금층(41)을 통하여 이루어진다.
장치(100)의 동작을 이해하기 위하여, 제 2 및 3 도를 참조하는 것이 유용하다. 여기서, 0 베이스-에미터 바이어스 전압하에서 전자 운동 에너지의 0 레벨 Ec(도전대 프로필)는 굵은 선으로 명시되어 있으며 인가된 순방향 베이스-에미터 전압 Vbe의 경우에는 제 3 도에서 점선으로 명시되어 있다. 페르미 레벨 EF는 제 2 및 3 도에서 도트-점선으로 명시되어 있다. 제 2 도는 0 바이어스 전압을 갖는 도전대를 도시하며, 제 3 도는 베이스-콜렉터 및 베이스-에미터 바이어스 전압을 갖는 도전대를 도시한다. 예시를 목적으로, 제 2 및 3 도에서는 n형 접촉층(13 및 17)의 도핑은 비축퇴 즉 입방 센티미터당 1017도너 정도이므로, 페르미 레벨 EF는 입방 센티미터당 약 2×1018도너의 (축퇴)도핑으로 상기 실시예에서 발생되는 바와 같이 상기 Ec대신 Ec이하로 강화되어진다. 인가된 콜렉터-베이스 전압 Vcb(제 3 도)는 콜렉터를 베이스에 대해서 정으로 바이어스되도록 만든다. 결과로써, 전자의 축퇴 페르미 기체가 최저 양자 레벨 E0와 페르미 레벨 EF간의 에너지 범위로 베이스층(15)에서 유도된다. 따라서, 베이스층의 두께 d는 횡방향에서 금속 베이스로서 작용한다.
본 발명의 다른 실시예에서, 축퇴 페르미 기체는 인가된 콜렉터 전압의 부재시에도 존재할 수 있다는 것은 말할 필요도 없다.
동작중, (전자가 다수 캐리어인 경우)에미터로부터 열전자식으로 방출된 전자는(전자가 "열"전자인 경우, 즉 열 운동 에너지보다 높은 에너지를 갖는 경우) 베이스내로 들어가 베이스를 통과하여 만일 이들 전자가 콜렉터-베이스 인터페이스에서 제 3 도에서
T로 명시된 높이의 장벽에 의해 반사되지 않는다면, 두께 L2의 콜렉터 장벽층내로 들어간다. 에미터에서 베이스내로의 열전자 방출에 대한 장벽 높이는 제 3 도에서 점선으로 도시된 바와 같이 에미터-베이스 전압 Vbe로 제어된다. 에미터가 베이스에 대해서 네가티브로 되면 될수록(즉, Vbe의 값이 보다 커짐), 에미터 장벽을 넘어가기 위한 충분한 에너지를 갖는 보다 많은 수의 열전자가 베이스내로 들어가 콜렉터에 도달하게 되어 트랜지스터 동작에서 바람직한 바와 같이 보다 많은 외부 전류를 얻게 된다.
콜렉터 방향으로 베이스에서 (최저 운동 에너지 양자 레벨은 E0)E
T인 운동 에너지 E의 전자의 장벽
T에 의한 장벽 반사(양자 기계적 현상)의 가능성은 공지된 표현식으로 주어진다.
R=(n-1)2/(n+1)2(1)
에서
n=(1-
T/E)1/2(2)
이와같이, 통상 열 전자 하나에 대해
T=0.2 전자 볼트 및 E=0.4 전자 볼트이므로, 통상 n=0.7 및 R=0.03=3%가 된다. 이와같이, 에미터로부터 베이스내로 들어가는 열 전자의 단지 약 3%만이 콜렉터 장벽층에 의해 반사된다. 이러한 비교적 작은 값의 3% 반사 확률 R은 금속 베이스 트랜지스터의 경우에 있어서 바람직하지 않게 비교적 높은 통상 50% 이상의 반사 확률 R과 대조되는데, 이러한 높은 반사 확률 R은 금속 베이스의 경우에 있어서 최저 에너지의 레벨 E0가 훨씬 더 낮아,
T및 R이 반도체 내의 축퇴 페르미 기체의 경우에서보다 훨씬 더 높게 된다는 사실에 크게 기인된다.
반도체네의 베이스의 (축퇴)전자의 페르미 기체는 평방당 약 4000 또는 작은 시트 저항을 발생하며 이 저항은 만약 d가 베이스의 전자에 대한 파함수의 특성정도보다 크다면 베이스 두께 d와는 무관하다. 베이스층의 평면에서의 전자의 양자 제한 이동도는 상온에서 V-sec당 약 8,500㎝이다. 비교적 순수(비도핑) 반도체에서 축퇴 전자기체의 형성의 결과로써 증가된다. 이동도는 액체 질소의 77K와 같이 충분히 낮은 온도에서 훨씬 더 크다(통상 V-sec 당 1,000cm이상). 이러한 크기의 주위 저온은 트랜지스터 구조에 있어서 열 잡음을 감소시키는데 바람직하다. 그러나, 베이스 스프레딩 저항(베이스 충전 시간)으로부터 발생하는 RC 지연에 관한 한, 상온에서도 유도된 베이스 시트 저항이 바람직한 피코초 속도 동작을 방해하지 않도록 충분히 낮다는 측정을 보여준다.
콜렉터 장벽의 이상적인 두께 L2는 외부 전기 억세스를 하기 위해 각각의 접촉간에서의 단락 회로에 의한 바와 같이 가능한 한 작게 만들어지지만 콜렉터 접촉층이 베이스에 대해 단락 회로로 되는 것을 허용하는 것중 작게되지는 않는다. 즉, 에미터 장벽층의 두께 L1은 바람직한 임계 전압(즉, 트랜지스터 구조가 턴온되는 인가된 베이스-에미터와 베이스-콜렉터 전압)을 발생하는데 충분하다. 좌우간, 그러나 이 두께 L1은 에미터에서 베이스로의 전압에 의해 발생된 베이스의 바람직하지 않은 공핍 영역을 감소시키기 위해서 적어도 약 500Å은 되어야만 한다.
적합하게는 베이스의 반도체는 콜렉터 장벽층의 반도체와 같이 동일 전자 유사 운동(브릴로우인 영역에서의 동일점)부근에 위치된 도전대 최소치를 가져야만 한다. 만약 그렇지 않다면 베이스에서 콜렉터로의 전자의 이동은 전자 운동 공간에서 방해될 수 있다. 그러므로, GaAS-AlbGa1-bAs 베이스-콜렉터 조합은 유리하게 원자 일부 b가 약 0.45 이하인 상태로 제한되어진다.
제 4 도는 GaAs 베이스층(15)과 함께 AlxGa1-XAs 에미터 장벽층(16)(제 2 도)(x는 거리에 따라 변화)이 플레이너 도핑된 장벽으로서 알려진 것을 형성하기 위해 어셉터 불순물로 도핑된 (P+)층에 의해 발생된 영구 고정된 음전하 시트를 갖는 단일 GaAs층(26)으로 대치되어 전위벽이 좌측이 0운동 에너지 레벨 Ec의 심한 밴딩을 구비한 심한 밴드-밴딩으로 형성되는 교체 실시예를 도시한다. 유리하게, 이러한 P+전하 시트의 두께 및 도핑 레벨은 제 3 도에서 도시된 구조의 경우에서와 같이 AlbGa1-bAs층(14)의 부근에서 동일(또는 유사)한 희망 전위벽을 동작동안 발생하도록 하는 것과 같이 선택된다. 전하 시트내의 억셉터 농도는 도통 영역을 발생하지 않는 정도로 높게 (축퇴) 되는 것이 중요하다. 통상, 억셉터의 농도는 입방 센티미터당 약 2×1018억셉터이며, 이 시트의 두께는 약 50Å이며, 시트는 약 200Å의 거리만 층(26)의 우측 엣지에서 공간을 두고 떨어져 있다.
교체 실시예에 있어서, GaAs 콜렉터층(13)(제 2 도)은 예를 들어 매우 높게 (축퇴식으로)도핑된 n+AlbGa1-bAs층(23)으로 대치될 수 있으며, 여기서 b는 통상 이 층(23)과 콜렉터 장벽층(14)에서 약 0.3이며, 통상 층(23)의 불순물 도핑 농도는 입방 센티미터당 약 2×1018도너 원자이다. 그러나, 이러한 도핑은 축퇴될 필요는 없지만 입방센티미터당 1017도너 정도일 수 있다. 이 콜렉터층(23)은 밴드갭 및 n형 도핑때문에 인가된 콜렉터-베이스 바이어스 전압의 부재시에도 베이스에서 2차원 축퇴 전자 기체를 유도시키는 콜렉터 장벽층(14)에서 조입 전계를 발생한다.
더욱이, 부 임계 전압을 보증하기 위하여, 즉, 인가된 콜렉터-베이스 전압이 0일때 베이스내에서 반전층의 형성을 보증하기 위하여, 콜렉터 장벽층(14)(제 2 도)은 본 기술에서 알려진 바와 같이 에너지대를 벤드하여, 0 운동 에너지 레벨 EC를 특히 오목한 상향 방향 벤드하는 불순물의 프로필을 나타내는 것과 같은 방법으로 도너 불순물로 도핑된 조절일 수 있다. 예를 들어, AlbGa1-bAs의 콜렉터 장벽층(14)의 부분은 입방 센티미터당 약 1018원자의 균일한 농도의 실리콘으로 도핑될 수 있다. 이러한 것을 행함에 있어서, 베이스층(15)의 인터페이스에서 약 80Å 연장하는 콜렉터 장벽층의 영역은 비도핑된 상태로 남아있다. 이러한 방법으로, 콜렉터 장벽층에 고정된 도너는 베이스층에 이동전자와 공간적으로 분리되어, 고정된 도너에 의해 발생되는 베이스층내의 이동전자의 바람직하지 않은 스캐터링(이것은 이들 전자의 이동도를 감소시켜 베이스 시트 저항을 바람직하지 않게 증가시킴)이 회피된다. 동시에, 콜렉터 장벽층의 에너지대의 오목 프로필은 0콜렉터-베이스 바이어스의 상태하에서 베이스층에서 반전층을 유발시킨다.
트랜지스터 구조(100)를 제조하기 위하여, 반도체층(11 내지 19)은 기판(10)의 주 표면에 의해 금속 유기증착 용착과 같은 분자 빔 또는 다른 표준 에픽택셜 공정에 의해 연속적으로 에픽택셜 성장된다. 메사 형성의 기술에서 공지된 바와 같이 적당한 에칭 용해 및 선택적 마스킹에 의한 것과 같이 통상 2,000Å 두께의 질화 실리콘층(20)으로 피복함으로써 수반되는 에칭은 제 5 도에서 도시된 구조로 제조되는 트랜지스터를 가져오는데, 기본적으로는 두 부분으로 공간을 이룬 메사 측벽(51 및 52)을 갖는 이중 메사 구조이다. 다음에, 에칭이 중단되면 층(12 및 18)을 사용하여 습에칭함으로써 접촉층(13 및 19)에서 창이 개방된다. 이들 창의 측방향 크기는 획득 가능한 형상 크기에 의하여 약 수 미크론이나 그 이하만큼 작을 수 있다. 창의 우측 엣지의 인접 부근에서 접촉층(19)상에 있는 질화 실리콘층부(20)도 또한 형상 크기에 의하여, 합금 접촉을 위한 충분한 측방향 정도로 제거된다. 다음에, 금-게르마늄-은의 합금층(21,31 및 41)은 표준 절차에 따라 형성되어 에미터, 베이스 및 콜렉터 각각에 접착을 제공한다. 최종으로, 접촉층(22,32 및 42)은 표준 절차에 따라 형성되어, 에미터, 베이스 및 콜렉터 접촉층 각각에 전기적 억세스를 제공한다. 에칭 중단층(18)의 나머지 노출된 상단 표면은 질화 실리콘의 적당한 보호층(도시되지 않음)으로 피복될 수 있다. 본 기술에서 알려진 바와 같이, 외부 전기 회로(도시되지 않음)는 에미터, 베이스 및 콜렉터 단자층에 부착될 수 있어 트랜지스터 구조(100)가 스위칭 장치로서 동작하는 전기 회로를 완성한다.
비록 본 발명이 특정한 실시예에 관해서만 상세히 기술되어졌더라도, 본 발명의 사상을 벗어나지 않는 한은 여러가지의 변형이 가능하다. 예를 들어, n형 반도체 대신에 p형이 사용될 수 있으므로, 축퇴 페르미 가스는 이동 정공이다. 물론 정공에 대한 전위 장벽을 전자에 대한 장벽과는 다른다. 3족과 5족 원소 즉(Ga,Al,In)과 (As,P,Sb)의 3원계 및 4원계 조합과, (Zn,Cd,Hg)와 (S,Se,Te)와 같은 2족과 6족 원소의 조합으로 형성된 여러 합성물 반도체와 같은 다른 반도체로 사용될 수 있다. 4족 원소는 전자형(n형)도통을 하는 본 발명의 수행에는 이상적으로 적합하지가 않다. 실리콘과 게르마늄과 같은 4종 이종 조합으로 n형 트랜지스터를 제조하는 주 목적은 이들 물질이 브릴로우인 영역의 다른 점에서 도전대 최소치를 가져 실리콘 접촉 영역에서 게르마늄내의 전자의 운동-공간 반사가 심한 문제를 발생시킨다는 사실에 있다. 그러나, 이들 물질로 제 4 도에서 도시된 것과 유사하지만 상보형인 구조 즉, 실리콘층과의 접촉 영역 부근에서 비도핑된 게르마늄층에서 유도된 정공 기체에 의해 형성된 베이스를 갖는 p형 트랜지스터를 실행 가능하다. 실리콘은 게르마늄보다 넓은 밴드갭을 갖는 물질이며 가전자대 불연속성은 접촉 영역에서 2차원 정공기체를 국한시키는데 충분한 것으로 알려졌다(적어도 충분히 낮은 즉 액체 질소 온도).
또한, 요구된 에너지대 프로필로 헤터 에픽택셜 III-V족 합성을 반도체층의 후속 성자에 실리콘 또는 게르마늄 기판이 사용가능한데, 즉 제 1 도에서 대치되는 Si 또는 Ge 기판, 또는 Ge 피복된 실리콘 기판으로 반절연성 GaAs 기판(10)이다. 이러한 물질 조합은 Si 기판의 실제로 낮은 코스트로 경제적인 면에서 바람직하다.
Claims (1)
- (a) 제 1 및 제 2 대향 표면을 갖는 반도체 베이스층(15), (b) 베이스층의 제 1 표면과 인접한 반도체 에미터 장벽층(16), (c) 베이스층의 제 2 표면과 인접한 반도체 콜렉터 장벽층(14), (d) 에미터 장벽층, 베이스층 및 콜렉터 장벽층 각각에서 분리 전기 접점(21-22, 31-32, 41-42)을 구비하는 유니폴라 트랜지스터에 있어서, 베이스층의 도핑 및 크기는 동작중 전하 캐리어의 2차원 기체가 전기적 접점까지 연장하는 베이스층내에 존재하는 정도인 유니폴라 트랜지스터에 있어서, 에미터 장벽층은 본질적으로 베이스층의 제 1 표면과 수직이 제 1 방향으로 연속 승급되는 농도를 갖는 소자를 포함한 합성물 반도체로, 에미터 장벽층의 밴드 갭이 베이스층의 제 1 표면 쪽으로 향하는 제 1 방향으로 증가하게 되는 것을 특징으로 하는 유니폴라 트랜지스터.
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