KR910003677Y1 - Blanking signal processing circuit for crt - Google Patents
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Abstract
내용 없음.No content.
Description
제 1 도는 종래의 회로도.1 is a conventional circuit diagram.
제 2 도는 본 고안의 회로도.2 is a circuit diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 발진기 20 : CRT제어부10: oscillator 20: CRT control unit
30 : 비디오 램 40 : 래치부30: video RAM 40: latch portion
50 : 문자발생 롬 60 : 어트리뷰트 로직50: character generation ROM 60: attribute logic
70 : 블랭크 신호 제어부70: blank signal control unit
제 1 도는 종래의 CRT에서 블랭크 신호처리 회로도로서 CRT제어부(102), 발진기(101), 비디오 램(103), 래치부(104), 문자 발생 롬(105)과 어트리뷰트 로직(attribute Logic)(106)으로 구성되어 있다.FIG. 1 is a blank signal processing circuit diagram of a conventional CRT. The CRT control unit 102, the oscillator 101, the video RAM 103, the latch unit 104, the character generating ROM 105 and the attribute logic 106 are shown. )
발진기(101)에서 발생되는 클럭은 캐랙터 클럭(Character clock)으로서, 1주기동안 1캐랙터를 디스플레이시키기 위하여 CRT제어부(Cathod-Ray Tube Contvoller)(102), 래치부(104)와 어트리뷰트 로직(106)의 동기를 맞춰준다.The clock generated by the oscillator 101 is a character clock, and the CRT control unit (Cathod-Ray Tube Contvoller) 102, the latch unit 104, and the attribute logic 106 are used to display one character during one cycle. To match the motivation.
CRT제어부(102)에서 발생하는 블랭크 신호는 래치부(104)의 아웃 인에이블(out enable)단자와 어트리뷰트로직(106)의 MR단자에 접속되어 있으며, 블랭크 신호가 "하이"레벨이면 즉 귀선 상태이면 어트리뷰트 로직을 리세트시켜 모든 데이타의 흐름을 중지시키게 된다.The blank signal generated by the CRT control unit 102 is connected to the out enable terminal of the latch unit 104 and the MR terminal of the attribute logic 106. If the blank signal is at the " high " level, i. This resets the attribute logic to stop the flow of all data.
그러나 종래의 회로에서 어트리뷰트 로직(104)은 여러개의 TTL(Transistor Logic)들로 구성되어 있어서 블랭크 신호를 어트리뷰트 로직(104)의 모든 TTL의 리세트 단자와 연결해야 하므로, 각 TTL간의 타이밍 관계를 정확히 계산해야 했었고, PCB(Printed circuit Board), 아트 웍(artwork)시에 회로가 복잡했었으며, 최종 화면을 블랭크 시키는 단계에서 목적하는 만큼의 정확한 블랭킹 시간을 제어하기 어려웠던 문제점 등이 있었다.However, in the conventional circuit, the attribute logic 104 is composed of several TTLs (transistor logics), so that the blank signal must be connected to the reset terminals of all the TTLs of the attribute logic 104, so that the timing relationship between each TTL is precisely determined. They had to calculate, printed circuit boards (PCBs), complicated circuits in artwork, and difficulty in controlling the exact blanking time as desired during the blanking of the final screen.
따라서 본 고안의 목적은 블랭크 신호를 비디오 신호와 직접 연결하여 정확히 블랭크를 수행할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit capable of performing a blank by directly connecting a blank signal with a video signal.
이하 본 고안을 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
제 2 도는 본 고안의 구체회로도에서, 1주기동안 1캐랙터를 디스플레이하기 위한 동기 신호를 발생하는 발진기(10)와 상기 발진기(10)의 출력에 의해 비디오 어드레스 신호 수평 및 수직 동기신호(H sync, V sync) 및 블랭크 신호를 출력하는 CRT제어부(20)와 상기 CRT제어부(20)의 비디오 어드레스 신호를 입력하여 비디오 및 어트리뷰트 데이타를 출력하는 비디오 램(30)과, 상기 CRT제어부(20)의 블랭크 신호와 비디오 램(30)의 출력을 입력하여 발진기(10)의 출력에 의해 래치출력하는 래치부(40)와, 상기 래치부(40)의 비디오 디스플레이 데이타 어드레스 출력을 입력하여 비디오 디스플레이 데이타를 출력하는 문자 발생 롬(50)과, 상기 래치부(40)의 어트리뷰트 데이타와 문자 발생 롬(50)의 비디오 디스플레이 데이타를 입력하여 발진기(10)의 비디오 디스플레이 데이타를 입력하여 발진기(10)의 출력에 의해 비디오 신호를 출력하는 어트리뷰트 로직(40)과, 인버터(G1-G2)와 저항(R1)으로 구성되어 상기 래치부(40)의 블랭크 신호 출력과 어트리뷰트 로직(60)의 비디오 신호 출력을 반전하여 블랭크 신호 출력시 비디오 신호의 출력을 제어하는 블랭크 제어회로(70)로 구성한다.2 is a detailed circuit diagram of the present invention, in which the oscillator 10 generating the synchronization signal for displaying one character for one period and the output of the oscillator 10 and the video address signal horizontal and vertical synchronization signals H sync, V sync) and a blank signal of the CRT control unit 20, a video RAM 30 for outputting video and attribute data by inputting a video address signal of the CRT control unit 20 and a CRT controller 20 for outputting a blank signal. A latch unit 40 for inputting a signal and an output of the video RAM 30 to latch out by the output of the oscillator 10, and a video display data address output of the latch unit 40 are input to output video display data. The video generation data of the oscillator 10 by inputting the character generation ROM 50, the attribute data of the latch unit 40, and the video display data of the character generation ROM 50; Blank signal output of the input contains the attribute logic 40, and an inverter (G 1 -G 2) and the resistor (R 1) for outputting a video signal by the output of the oscillator 10 and the latch portion 40 and the The video signal output of the attribute logic 60 is inverted so that the blank control circuit 70 controls the output of the video signal when the blank signal is output.
상술한 구성에 의거 본 고안을 제 2 도를 참조하여 상세히 설명한다.Based on the above configuration, the present invention will be described in detail with reference to FIG.
발진기(10)의 출력은 캐랙터 클럭으로서 한주기동안 하나의 캐릭터(문자)를 디스플레이시키기 위한 동기 신호이며, 제어부(20)에서는 비디오 램(30)에 기록되어 있는 데이타를 스캔(scan)하기 위한 비디오 어드레스와 수평 동기(Horizontal Sync), 수직 동기(Verlical Sync) 및 귀선 소거를 위한 블랭크 신호를 출력한다.The output of the oscillator 10 is a character clock and is a synchronization signal for displaying one character (character) for one period, and the control unit 20 performs video for scanning data recorded in the video RAM 30. A blank signal for address, horizontal sync, vertical sync and blanking is output.
비디오 램(30)을 상기 CRT제어부(10)의 비디오 어드레스를 입력하여 해당 어드레스에 기록되어 있는 어트리뷰트(attribute) 및 비디오 데이타를 출력하여 래치부(40)는 상기 CRT제어부(20)의 블랭크 신호와 비디오 램(30)의 어트리뷰트 및 비디오 데이타를 발진기(10)에서 발생된 캐릭터 클럭에 의해 래치 출력한다.The video RAM 30 inputs a video address of the CRT controller 10 to output attributes and video data recorded at the corresponding address, so that the latch unit 40 is connected to the blank signal of the CRT controller 20. The attributes and video data of the video RAM 30 are latched out by the character clock generated by the oscillator 10.
문자 발생 롬(50)은 상기 래치부(40)의 비디오 디스플레이 데이타 어드레스를 입력하여 해당 어드레스에 기록되어 있는 실제 화면에 디스플레이할 문자인 비디오 도트데이타(Video dot data)를 출력하여 어트리뷰트 로직(60)에 입력시킨다.The character generation ROM 50 inputs the video display data address of the latch unit 40 and outputs video dot data, which is a character to be displayed on an actual screen recorded at the address, to generate attribute logic 60. To enter.
어트리뷰트 로직(60)은 수개의 TTL로 구성되어 있으며 래치부(40)의 출력인 어트리뷰트 데이타를 입력하여 화면에 디스플레이 되는 어트리뷰트 즉 리버스(reverse), 블링크(blink), 언더라인(under Line) 등을 조합하고 문자 발생 롬(50)의 출력인 비디오 디스플레이 데이타를 입력하여 비디오 단 쪽으로 데이타를 쉬프트(shift)시키므로 어트리뷰트 신호와 최종 도트 데이타와 합성하여 실제 모니터에 디스플레이할 신호를 출력한다.The attribute logic 60 is composed of several TTLs and inputs attribute data, which is the output of the latch unit 40, to display the attributes displayed on the screen, that is, reverse, blink, underline, and the like. By combining and inputting the video display data, which is the output of the character generating ROM 50, the data is shifted to the video end, and then combined with the attribute signal and the final dot data to output a signal to be displayed on the actual monitor.
이때 래치부(40)에서 출력한 귀선 소거 신호인 블랭크 신호가 "로우"상태이면 즉 귀선 상태가 아니면 인버터(G1)를 통해 "하이"레벨로 반전하여 상기 어트리뷰트 로직(60)의 비디오 신호를 출력하고 블랭크 신호가 "하이"레벨로 반전 출력하여 상기 어트리뷰트 로직(60)의 비디오 신호 출력을 그라운드(ground)화하여 화면 블랭크 타임(blank time: 귀선 소거 시간)을 설정할 수 있다.At this time, if the blank signal, which is the blanking signal output from the latch unit 40, is in the "low" state, that is, in the non-returning state, the video signal of the attribute logic 60 is inverted to the "high" level through the inverter G 1 . The display blank time may be set by grounding the video signal output of the attribute logic 60 by outputting and inverting the blank signal to a "high" level.
상술한 바와 같이 블랭크 타임(귀선 소거 시간)시 비디오 신호를 간단한 구성으로 "로우"레벨화 함으로서 어트리뷰트 로직(60)의 모든 TTL을 리세트시키기 위한 타이밍 계산등의 개발력 낭비를 절감할 수 있고 PCB의 아트윅(art work)자세를 간단히 하므로서 시간과 원가 절감의 경제적인 이점이 있다.As described above, by "low" leveling the video signal in a simple configuration at blank time (recovery time), it is possible to reduce waste of development power, such as timing calculation for resetting all TTLs of the attribute logic 60, Simplifying the art work posture has the economic benefit of saving time and money.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019870007105U KR910003677Y1 (en) | 1987-05-11 | 1987-05-11 | Blanking signal processing circuit for crt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019870007105U KR910003677Y1 (en) | 1987-05-11 | 1987-05-11 | Blanking signal processing circuit for crt |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR880022916U KR880022916U (en) | 1988-12-27 |
| KR910003677Y1 true KR910003677Y1 (en) | 1991-05-31 |
Family
ID=19262708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019870007105U KR910003677Y1 (en) | 1987-05-11 | 1987-05-11 | Blanking signal processing circuit for crt |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910003677Y1 (en) |
-
1987
- 1987-05-11 KR KR2019870007105U patent/KR910003677Y1/en not_active IP Right Cessation
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|---|---|
| KR880022916U (en) | 1988-12-27 |
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