KR910002503B1 - 전송게이트 회로 - Google Patents

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KR910002503B1
KR910002503B1 KR1019870010347A KR870010347A KR910002503B1 KR 910002503 B1 KR910002503 B1 KR 910002503B1 KR 1019870010347 A KR1019870010347 A KR 1019870010347A KR 870010347 A KR870010347 A KR 870010347A KR 910002503 B1 KR910002503 B1 KR 910002503B1
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마사오 나가노
쯔요시 오히라
히데노리 노무라
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후지쓰가부시끼가이샤
야마모도 다꾸마
후지쓰 브이엘에스아이 가부시끼가이샤
나까노 히로유끼
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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    • H03K17/16—Modifications for eliminating interference voltages or currents

Abstract

내용 없음.

Description

전송게이트 회로
제1도는 종래 전송게이트 회로의 구성 예를 나타낸 회로도.
제2도는 반도체 기판내에서의 제1도에 나타낸 CMOS형 전송게이트 트랜지스터의 형성 상태도.
제3도는 본 발명의 제1실시예에 의한 전송게이트의 구성을 나타낸 회로도.
제4도는 본 발명의 제2실시예에 의한 전송게이트 회로의 구성을 나타낸 회로도.
본 발명은 단일 전송게이트 트랜지스터의 게이트에 공급되는 제어신호에 따라서 회로의 입력측으로 부터 공급되는 입력신호를 회로의 출력측으로 확실하게 전송하기 위한 전송게이트 회로에 관한 것이다.
일반적으로 이 종류의 전송게이트 회로는 병렬로 연결된 P-채널형 트랜지스터와 N-채널형 트랜지스터를 포함하는 CMOS형 트랜지스터로 이루어진다. P-채널형 트랜지스터와 N-채널형 트랜지스터의 게이트들은 제어 클록신호와 그의 반전신호를 각각 공급받는다. 상기 트랜지스터쌍은 그에 공급되는 제어클록 신호와 그의 반전호에 따라서 ON되어 CMOS형 전송게이트 트랜지스터의 입력측에 공급되는 입력신호를 그 출력측으로 전송한다.
여기서 전송게이트 회로를 CMOS형으로 이루어진 상기 트랜지스터쌍으로 구성하는 이유는 전송게이트를 P-채널형 트랜지스터만으로 구성할 경우에는 입력신호가 저레벨(영(0)레벨)상태에 있을때 출력측 전위가 P-채널 트랜지스터의 임계전압치 이하로 떨어지지 않을 수 있고, N-채널 트랜지스터만으로 구성할 경우에 입력신호가 고레벨(예 Vcc1레벨)상태에 있을때 출력 측 전위가 반전된 제어클록 신호에 N-채널 트랜지스터의 임계전압치를 감산한 값이상으로 상승하지 않을 수 있기 때문이다. 한편 전송게이트를 상기 CMOS형으로 구성하면 제어클록 신호의 전위레벨에 따라서 입력신호의 저레벨과 고레벨의 출력측으로 그대로 전송될 수 있다. 입력신호의 상기 고레벨전원(Vcc1)은 예를 들어 인버터 회로를 거쳐서 생성된다.
상기 CMOS 트랜지스터쌍은 P-형 기판내에 형성된다. 예를 들어 N-채널 트랜지스터의 소오스 및 드레인 영역들은 상기 P-형 기판상에 형성되고, P-채널 트랜지스터의 소오스 및 드레인영역들은 P-형 기판내에 형성된 N-형 우물(well)내에 형성된다. 고레벨상태에서 전원(Vcc1)을 갖는 입력신호는 N-채널과 P-채널 트랜지스터를 각각의 소오스(드레인)영역들 중의 하나로 공급되며, 상기 입력신호는 N-채널과 P-채널형 트랜지스터들 각각의 다른 소오스(드레인)영역으로 부터 출력신호로서 취출된다. P-채널 트랜지스터를 형성하는 N-형 우물은 상기 인버터 회로와 공통인 전원라인으로부터 예정된 전원(Vcc2)(후기하겠지만 Vcc1보다도 낮음)를 공급받는다.
상술한 바와 같이 CMOS형 전송게이트를 구성하는 P-채널 트랜지스터를 형성하는 N-형 우물은 전송할 입력신호의 생성회로(예를 들면 인버터 회로)와 공통이지만 불가피하게 배선저항치를 포함하게 되는 전원라인으로부터 소정 전원(Vcc2)를 공급받는다. 예를 들어 인버터 회로와 상기 전송게이트 트랜지스터들간에 다른 시스템에 속하는 다른 회로들이 설비될 경우 피치못하게 인버터회로와 전송게이트 트랜지스터간의 전원라인의 길이가 길어져서 그로 인하여 배선저항의 값이 비교적 커진다. 또 그 전원라인을 통하여 같은 기판상에 설비된 어떤 주변회로들에 전원전류를 공급할때 전원라인을 통하여 흐르는 전류의 값이 높아지게 된다. 따라서 그런 경우에는 전원라인으로부터 인버터 회로에 공급되는 전원(Vcc1)과 전원라인으로부터 N-형 우물로 공급되는 전원(Vcc2)간에 비교적 큰 전위차가 생긴다. 따라서 전원(Vcc2)는 전원(Vcc1)보다도 낮아진다(즉, Vcc1＞Vcc2).
한편 신호라인을 통하여 흐르는 전류(즉, 입력신호)가 적을때 전송게이트 트랜지스터들에 공급되는 입력신호의 고레벨 전위는 인버터 회로로부터 공급되는 고레벨전원(Vcc1)과 거의 같아지므로 입력신호가 고레벨상태일때 전원(Vcc1)이 공급되는 P-채널 트랜지스터의 소오스(드레인)와 전원(Vcc2)가 공급되는 N-채널 우물간의 PN 접합이 도통된다. 이로인해서 상기 P-형 반도체 기판내에 형성된 PNPN층들에 의해 등가적으로 이루어지는 사이 리스터에 의해서 소위 래치-엎이 발생하는 기회가 생긴다. 그런 경우에는 그에 후속해서 PNPN층을 통하여 반도체 기판내에 전류가 계속해서 흐르게 되는 문제점이 있다.
본 발명은 이 문제점을 해결하기 위한 것이다.
본 발명의 주목적은 상기 종래의 CMOS형 전송게이트 회로내에서의 같은 래치-엎의 발생기회를 금지시키는 전송게이트 회로를 제공함으로서, 단일 전송게이트 트랜지스터의 게이트에 공급되는 제어클록 신호의 전위레벨에 따라서 입력측으로 부터 출력측으로 공급되는 입력신호의 확실한 전송을 가능케하는 것이다.
상술한 문제점을 해결하기 위하여 본 발명은 게이트에 공급되는 제어신호(
Figure kpo00001
)에 따라서 입력측으로부터 출력측으로 공급되는 입력신호(
Figure kpo00002
)를 전송하는 제1MIS 트랜지스터(Q1)와, 전원라인들간에 연결되며 또한 전송되는 입력신호(
Figure kpo00003
)의 전위를 반전시키는 인버터회로(X)와 그리고 전원라인들 중의 하나와 상기 제1MIS 트랜지스터(Q1)의 출력측간에 직렬로 연결되며 또한 제1MIS 트랜지스터와 반대의 도전형을 갖는 제2 및 제3MIS 트랜지스터들(Q2, Q3)로 구성되는 출력레벨 보증회로(Y)를 포함하며, 상기 인버터회로(X)의 출력신호(
Figure kpo00004
)는 제2MIS 트랜지스터(Q2)이 게이트에 공급되며, 상기 제1MIS 트랜지스터(Q1)의 게이트에 공급되는 제어신호(
Figure kpo00005
)의 반전신호(
Figure kpo00006
)는 상기 제3MIS 트랜지스터(Q3)의 게이트에 공급되는 것이 특징인 전송게이트 회로가 제공된다.
상술한 구성에 의하면, 입력측으로부터 출력측으로 공급되는 입력신호를 전송하는 이 전송게이트 트랜지스터는 상술한 종래회로에서와 같이 CMOS형으로 구성하지 않고, 단일 트랜지스터(즉, 제1MIS 트랜지스터)로 구성하므로 상술한 바와 같은 래치-엎의 방생기회가 제거된다.
또한 전송게이트 트랜지스터를 이루는 제1MIS 트랜지스터(Q1)에 공급되는 입력신호가 제1레벨(예를 들어 고레벨)일때 제2 및 제3트랜지스터들(Q2, Q3)은 ON되므로, 전송게이트 트랜지스터의 출력측을 제1레벨로 보장할 수 있다.
한편, 제1MIS 트랜지스터(Q1)에 공급되는 입력신호의 전위가 제2레벨(예를 들어 저레벨)일때 제2MIS 트랜지스터(Q2)는 OFF되므로 입력신호의 제2레벨의 전위는 제1MIS 트랜지스터(Q1)를 거쳐서 출력측으로 전송된다.
본 발명의 배경을 명백히 하기 위하여 종래의 전송게이트 회로의 구성 예를 제1도에 나타냈다. 제1도에서 부호들 Q6및 Q'3는 P채널 MOS 트랜지스터들(일반적으로 MIS 트랜지스터들)이다. 이 P-채널 트랜지스터들은 도면에 0표시를 하였다. 또 Q7및 Q1은 N-채널 MOS 트랜지스터들(일반적을 MIS 트랜지스터들)이다. P-채널 트랜지스터(Q6)와 N-채널 트랜지스터(Q7)은 인버터 회로를 구성하고 있다. 반면에 P-채널 트랜지스터(Q'3) 및 N-채널 트랜지스터(Q1)은 CMOS형 전송게이트 트랜지스터들을 구성하고 있다. 트랜지스터(Q6및 Q7)로 이루어진 인버터 회로의 입력측에 공급된 입력신호(A)의 전위는 인버터 회로에 의해서 반전된다. 반전된 신호(
Figure kpo00007
)는 전송게이트 트랜지스터들의 입력측으로 공급된다. 트랜지스터들(Q'3및 Q1)의 게이트들은 제어클록신호(
Figure kpo00008
)와 그의 반전신호(
Figure kpo00009
)를 공급받는다. 클록신호(
Figure kpo00010
)가 저레벨로 되면(따라서 반전신호(
Figure kpo00011
)는 고레벨임) 트랜지스터들(Q'3및 Q1)은 ON되고, 입력측에 공급되는 소정의 전위를 갖는 신호(
Figure kpo00012
)는 출력전위(V)로서 전송게이트 트랜지스터들의 출력측으로 전송된다.
여기에서 P-채널 트랜지스터(Q'3)와 N-채널 트랜지스터(Q1)에 의한 소위 CMOS형으로 전송게이트를 구성하는 이유는 전송게이트를 단일 P-채널 트랜지스터(Q'3)만으로 구성할 경우 입력신호
Figure kpo00013
가 저레벨(영레벨)상태일때 출력측의 전위는 트랜지스터(Q'3)의 임계전압치(Vth)이하로는 떨어지지 않을수도 있고 또한 전송게이트를 단일 N-채널 트랜지스터(Q1)만 으로 구성할 경우 입력신호
Figure kpo00014
가 고레벨(인버터 회로로부터 공급되는 전위(Vcc1)의 레벨) 상태일때 출력측의 전위가 반전제어신호
Figure kpo00015
로부터 트랜지스터(Q1)의 임계전압치(Vth(Q1))을 감산한 고레벨전위값 이상으로 상승하지 않을수도 있다. 한편 소위 CMOS형으로 전송게이트를 구성하면 제어 클록신호들(
Figure kpo00016
와
Figure kpo00017
)에 따라서 입력신호
Figure kpo00018
의 저레벨 및 고레벨이 출력측으로 그대로 전송될 수 있다.
제2도는 반도체 기판내에 형성된 상술한 트랜지스터들(Q1및 Q'3)의 상태를 나타내고 있다. P-형 기판(1)내에는 N-채널 트랜지스터(Q1)의 소오스(드레인)영역(N-형 역역)(11 및 12)가 형성된다. 상기 P-형 기판(1)내에 형성된 N-형 우물(2)내에는 P-채널 트랜지스터(Q'3)의 소오스(드레인)영역들(P-형 영역들)(21 및 22)가 형성된다. 입력신호(A)가 N-형 영역(11)과 P-형 영역(21)에 공급되면, 이들 트랜지스터들(Q1및 Q'3)는 ON되므로, 입력신호(A)가 N-형 영역(12)와 P-형 영역(22)로부터 출력전위(V)로서 취출된다. 그 내부에 P-채널 트랜지스터(Q'3)가 형성되는 N-형 우물은 인버터 회로의 공통된 전원라인으로부터 소정의 전위(Vcc2)(후술하는 바와 같이 Vcc1보다도 낮음)를 공급받는다.
상술한 바와 같이 CMOS형 전송게이트를 이루는 P-채널 트랜지스터(Q'3)가 형성되는 N-형 우물(2)는 전송될 입력신호(
Figure kpo00019
)의 생성회로와 공통인 전원라인으로부터 소정의 전위(Vcc2)를 공급받는다(상술한 제1도내의 인버터 회로) :
그러나 전원라인은 불가피하게 배선저항치(R)을 포함한다.
따라서 특히 예를 들어 다른 시스템에 속하는 어느 회로들이 인버터 회로와 전송게이트 트랜지스터간에 구성되면 전원라인의 길이가 피치 못하게 길어지게 되므로 배선 저항치(R)의 값이 비교적 높아진다.
또한 전원전류가 동일 기판상에 설비된 어느 주변회로들(도시안됨)에 전원라인을 거쳐서 공급될때 전원라인을 거쳐서 흐르는 전원전류의 값역시 높아진다. 따라서 그런 경우에는 전원라인으로부터 인버터 회로에 공급되는 전위(Vcc1)과, 전원라인으로부터 N-형 우물로 공급되는 전위(Vcc2)간에 비교적 큰 전위차가 생긴다. 따라서 이 전위(Vcc2)는 전위(Vcc1)보다도 낮아진다(즉, Vcc1＞Vcc2).
한편 신호라인을 통하여 흐르는 전류가 적을때 전송게이트 트랜지스터들로 공급되는 입력신호(
Figure kpo00020
)의 고레벨전위는 인버터 회로로로부터 공급되는 고레벨전위(Vcc1)과 거의 같으므로 입력신호(
Figure kpo00021
)가 고레벨상태에 있을때 전위(Vcc1)이 공급되는 P-채널 트랜지스터(Q'3)의 소오스(또는 드레인)와 전위(Vcc2)가 공급되는 N-형 우물(2)간의 PN 접합이 ON된다. 이로인해서 반도체 기판내에 형성되는 PNPN층들에 의해 등가로 구성되는 사이 리스터에 의해서 소위 래치-엎 발생기회가 생긴다. 그런 경우에는 이에 후속해서 PNPN층들을 거쳐서 반도체 기판내에 전류가 계속 흐르게 되는 문제점이 있다.
본 발명은 이 문제점을 해결하기 위하여 행해진 것이고, 제3도는 본 발명의 제1실시예에 의한 전송게이트의 구성을 나타내고 있다. 제1도내의 것들에 대응하는 것은 제1도와 동일부호를 부여했다. 제3도에 있어서, Q2, Q3, Q4, 및 Q6은 P채널 MOS 트랜지스터들(일반적으로 MIS 트랜지스터들)이고, P-채널 트랜지스터들은 도면에서 0표시를 하였다. 또한 Q1, Q5, 및 Q7은 N-채널 트랜지스터(일반적으로 MIS 트랜지스터들)이다.
P-채널 트랜지스터(Q6) 및 N-채널 트랜지스터(Q7)은 인버터 회로(제1도의 인버터 회로에 대응함)를 이루고 있다.
전송게트를 구성하고 있는 인버터 회로의 출력으로부터 N-채널 트랜지스터(Q1)으로 입력신호(
Figure kpo00022
)가 공급된다.
트랜지스터(Q1)의 게이트에 공급된느 제어클록신호가(
Figure kpo00023
)가 고레벨로 될때 입력신호(
Figure kpo00024
)의 전위는 출력전위(V)로서 전송게이트의 출력측으로 전송된다.
인버터 회로와 공통인 전원라인과 전송게이트 트랜지스터(Q1)의 출력측간에는 2개의 P-채널 트랜지스터들(Q2및 Q3)(즉, 상술한 N-채널 트랜지스터(Q1의 반대 도전형))이 직력로 연결되어 있다. N-채널 트랜지스터들(Q1)에 공급된 입력신호(
Figure kpo00025
)는 트랜지스터들(Q4및 Q5)로 이루어진 인버터 회로(X)에 의해서 신호(A)로 반전되어 트랜지스터(Q2)의 게이트에 공급되는 한편 N-채널 트랜지스터(Q1)의 게이트에 공급된 제어트로록신호(
Figure kpo00026
)의 반전 클록신호(
Figure kpo00027
)는 트랜지스터(Q3)의 게이트에 공급된다.
여기서 이들 2개의 트랜지스터들(Q2및 Q)1출력 레벨 보증회로(Y)를 이루므로 이 회로에 의해 전송게이트(N-채널 트랜지스터Q1)의 출력측으로 전송되는 고레벨 전위의 전송이 보전될 수있다.
상술한 본 발명의 그와같은 전송게이트 회로에 있어서는 전송게이트가 단일 트랜지터(즉, 제3도의 경우에 N-채널 트랜지스터Q1)로 이루어지므로 상기 배선저항치(R)에 의해 전원전류가 상술한 전원라인을 통해 흘러서 전위차가 생긴다할지라도 CMOS형 전송게이트로 이루어지는 종래의 회로에서와 같은 상술한 래치-엎의 발생기회가 완전히 제거된다.
또한 입력신호(
Figure kpo00028
)가 고레벨상태(즉, Vcc1레벨)일때 제어신호가(
Figure kpo00029
)가 고레벨이 되면 상술한 N-채널 트랜지스터(Q1)만으로는 상술한 바와 같은 소정의 거레벨전위를 전송할 수 없으나, 본 발명에서는 트랜지스터(Q2)에 공급된 반전신호(A)와 트랜지스터(Q3)의 게이트에 공급된 반전신호(
Figure kpo00030
)둘다 저레벨로 되어 P-채널 트랜지스터(Q2와Q3)둘다 ON되므로, 전송게이트 트랜지스터(Q1)의 출력측의 전위는 Vcc2레벨이 되며 실제로 고신호 레벨로서 평가된다. 즉 그 신호레벨을 고려할때 상술한 전원라인에 의해서 생긴 전위차를 무시할 수 있으므로 전송목적지의 고레벨전위는 고신호레벨로서 평가할 수 있는 Vcc2의 고레벨전위가 되는 것이 보증될 수 있다.
한편 입력신호(
Figure kpo00031
)(즉, 영(0)레벨)가 저레벨 상태일때 제어클록신호(
Figure kpo00032
) 고레벨로 되어, 트랜지스터(Q1)이 ON되며 트랜지스터(Q2)는 OFF되어, 전송 목적지의 저레벨 전위는 트랜지스터(Q1)과 트랜지스터(Q7)를 거쳐서 접지전위와 같게 된다.
예시된 실시예에서는 트랜지스터(Q2)의 게이트에 상술한 반전신호(A)를 공급하기 위한 인버터회로(X)의 입력이 트랜지스터(Q1)의 입력 측에 연결되어 있으나 이 인버터회로(X)는 트랜지스터(Q1)의 출력측에 연결될 수도 있다.
또한 본 실시예에서는 전송게이트를 이루는 트랜지스터(Q1)을 N-채널 트랜지스터로 구성 하였으나, P-채널 트랜지스터로 구성할 수도 있고, 그에 따라 트랜지스터들(Q2와 Q3)를 N-채널 트랜지스터로 하고, 또한 이들 트랜지스터들(Q2와 Q3)를 트랜지스터(Q1)과 접지간에 직렬로 연결해줌으로써 이들 트랜지스터들(Q2와Q3)에 소정의 게이트신호가 앞에서와 동일한 방법으로 공급되고 또한 전송 목적지에 저레벨전위의 전송을 보증할 수 있다.
제4도는 본 발명의 제2실시예에 의한 전송게이트의 구성을 나타내고 있다. 이 실시예에서는 P-채널 MOS 트랜지스터(Q6)과 N-채널 트랜지스터(Q9)(일반적으로 MIS 트랜지스터)로서 클록발생기(C)로 부터 발생된 클록신호(
Figure kpo00033
)의 반전 클록신호(
Figure kpo00034
)를 전송게이트 트랜지스터(Q1)으로 공급하기 위한 또 다른 인버터 회로를 구성한다. 제4도에 나타낸 전송게이트 회로에서 제3도에 대응하는 부분들은 제3도와 동일부호를 부여했다. 이 구성에 있어서 상기 인버터회로(X)의 전원라인 근처의 연결점(즉, 실제로 Vcc2와 같은 전위레벨을 갖는 연결점)에 있는 전원라인에 연결된다. 이 구성에서 만약 제어클록신호(
Figure kpo00035
)의 전위가 하나의 원인 또는 다른 원인으로 소정의 레벨보다도 높은 고레벨이 되면(예를 들면 만약 클록신호
Figure kpo00036
의 전위레벨이 Vcc1에 상기 임계전압 Vth(Q1)을 가산한 것 이상이 되고, 출력전위(V)가 Vcc2보다도 높은 Vcc1과 같아진다면), 출력 보증회로(Y)내에 설비된 P-채널트랜지스터는 래치-엎의 발생기회를 갖는다.
더 상세하게 말하면, P-채널 트랜지스터(Q2)의 드레인 영역의 전위레벨은 값(V)와 같고 P-채널 트랜지스터(Q2)가 형성과는 N-형 우물(도시안함)은 전위(Vcc2)를 공급받는다. 따라서 만약 제어신호(
Figure kpo00037
)의 전위가 상술한 소정 레벨보다도 높아지면 제1도는 나타낸 회로내에 설비된 상술한 P-채널 트랜지스터(Q'3)의 래치-엎의 경우와 같이 트랜지스터(Q2)의 래치-엎이 생길수도 있다.
그러나 제4도에 나타낸 상기 회로에서는(
Figure kpo00038
)의 전위 레벨이 고레벨측의 Vcc2와 같게 세트된다.(즉, Vcc2와 동일한 전위레벨을 갖는 지점의 전원라인에 연결된 소오스를 갖는 P-채널 트랜지스터(Q8)가 ON되고, N-채널 트랜지스터(Q9)가 OFF될때) 이리하여 출력전위(V)(즉, 전위
Figure kpo00039
에서 임계전압 Vth(Q1)을 감산한것)는 (Vcc2-VTH(Q1))과 같아지므로, 결과적으로 출력전위(V)는 Vcc2보다도 낮아진다. 따라서 제4도에 나타낸 회로에 의하면, 출력레벨 보증회로(Y)내에 설비된 P-채널 트랜지스터의 래치-엎의 발생을 확실히 방지할 수 있다.
상술한 바와같이 종래의 CMOS형 전송게이트 회로에서와 같은 래치-엎 발생길회를 방지시키는 전송게이트 회로를 얻을 수 있고, 또한 단일 전송게이트 트랜지스터에 공급되는 제어클록 신호의 전위레벨에 따라서 입력측으로 부터 공급된 입력신호를 출력측으로 확실하게 전송할 수 있다.

Claims (10)

  1. 게이트에 공급되는 제어신호(
    Figure kpo00040
    )에 따라서 입력측으로 부터 공급되 입력신호(
    Figure kpo00041
    )를 회로의 출력으로 전송하는 제1MIS 트랜지스터(Q1)와, 전원라인들간에 연결되며 또한 상기 전송된 입력신호(
    Figure kpo00042
    )를 반전시키는 인버터회로(X)와, 상기 전원라인들 중의 하나와 상기 제1MIS 트랜지스터(Q1)의 출력측간에 질렬로 연결되며 도한 상기 제1MIS 트랜지스터(Q1)의 도전형과 반대인 도전형을 갖는 제2 및 제3MIS 트랜지스터들(Q2, Q3)로 이루어지는 출력레벨 보증회로(Y)를 포함하고, 상기 인버터회로(X)의 출력신호(
    Figure kpo00043
    )는 상기 제2MIS 트랜지스터(Q2)의 게이트에 공급된고, 상기 제1MIS 트랜지스터(Q1)에 공급되는 제어신호(
    Figure kpo00044
    )의 반전된 신호(
    Figure kpo00045
    )는 상기 제3MIS 트랜지스터(Q3)의 게이트에 공급되는 것이 특징인 전송 게이트 회로.
  2. 제1항에 있어서, 상기 제1MIS 트랜지스터(Q1)의 게이트에 상기 제어신호(
    Figure kpo00046
    )를 공급하기 이해 MIS 트랜지스터들(Q8와 Q9)로 구성되는 또 다른 인버터 회로를 더 포함하며, 상기 또 다른 인버터회로는 상기 전원라인들 간에 연결되면 또한 고전위 레벨을 갖는 상기 전원라인들중 하나는 상기 인버터회로(X)부근의 연결점에서 상기 또 다른 인버터회로와 연결되는 것이 특징인 전송게이트 회로.
  3. 제1항에 있어서, 상기 제1MIS 트랜지스터(Q1)는 하나의 N-채널형 트랜지스터이고, 상기 제2 및 제3MIS 트랜지스터들(Q2, Q3)은 고전위 레벨을 갖는 상기 전원라인들 중의 하나와 상기 제1MIS 트랜지스터(Q1)의 상기 출력측간에 직렬로 연결된 P-채널형 트랜지스터들인 것이 특징인 전송게이트 회로.
  4. 제1항에 있어서, 상기 제1MIS 트랜지스터(Q1)는 P-채널형 트랜지스터이고, 상기 제2 및 제3MIS 트랜지스터들(Q2, Q3)은 상기 제1MIS 트랜지스터(Q1)의 상기 출력측과 저전위 레벨을 갖는 상기 전원라인들 중의 하나와의 사이에 직렬로 연결된 N채녈형 트랜지스터들인 것이 특징인 전송게이트 회로.
  5. 제1항에 있어서, 상기 인버터회로(X)는 상기 제1MIS 트랜지스터(Q1)의 상기 입력측에 연결되는 것이 특징인 전송게이트 회로.
  6. 제1항에 있어서, 상기 인버터회로(X)는 상기 제1MIS 트랜지스터(Q1)의 상기 출력측에 연결되는 것이 특징인 전송게이트 회로.
  7. 제2항에 있어서, 상기 제1MIS 트랜지스터(Q1)는 N-채널형 트랜지스터이고, 상기 제2 및 제3MIS 트랜지스터들(Q2, Q3)은 고전위 레벨을 갖는 상기 전원라인 중의 하나와 상기 제1MIS 트랜지스터(Q1)의 상기 출력측 사이에 직렬로 연결된 P-채널형 트랜지스터들인 것이 특징인 전송게이트 회로.
  8. 제2항에 있어서, 상기 제1MIS 트랜지스터(Q1)는 P-채널형 트랜지스터이고, 상기 제2 및 제3트랜지스터들(Q2, Q3)은 상기 제1MIS 트랜지스터(Q1)의 출력측과 저전위레벨을 갖는 상기 전원라인들 중의 하나 사이에 직렬로 연결된 N-채널형 트랜지스터들인 것이 특징인 전송게이트 회로.
  9. 제2항에 있어서, 상기 인버터회로(X)는 상기 제1MIS 트랜지스터(Q1)의 상기 입력측에 연결된 것이 특징인 전송게이트 회로.
  10. 제2항에 있어서, 상기 인버터회로(X)가 상기 제1MIS 트랜지스터(Q1)의 상기 출력측에 연결되는 것이 특징인 전송게이트 회로.
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