KR910001640Y1 - D-ram enpanded circuits - Google Patents

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Abstract

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Description

D-RAM 확장회로D-RAM Expansion Circuit

제1도는 본 고안을 상세히 보인 회로도이다.1 is a circuit diagram showing the present invention in detail.

제2도는 본 고안의 원리에 따라 프로그램 RAM의 메모리법을 확장해 보이는 도면이다.2 is a view showing an extension of the memory method of the program RAM in accordance with the principles of the present invention.

본 고안은 D-RAM 확장회로에 관한 것으로, 특히 모니터등에서 CVDG(Color Vedeo Digital generate : 칼라 비데오디지틀 발생기)의 D-RAM 제어기로 되는 인터페이스를 이용하는 시스템에 적용되는 D-RAM 확장회로에 관한 것이다.The present invention relates to a D-RAM expansion circuit, and more particularly, to a D-RAM expansion circuit applied to a system using an interface that becomes a D-RAM controller of CVDG (Color Vedeo Digital generate) in a monitor or the like.

이제까지 다이나믹 RAM(D-RAM) 제어기는 D-RAM을 제어하도록 마이크로 프로세서 시스템에 인터페이스 되는 것으로 알려져 있다.Dynamic RAM (D-RAM) controllers are known to interface to microprocessor systems to control D-RAM.

그러므로 이 인터페이스는 D-RAM에 대하여 멀티플렉스된 어드레스, 어드레스코드는 물론 리플레쉬, 억세스와 중재를 포함한 모든 신호를 공급하도록 구성되었다.Therefore, the interface is configured to supply all signals multiplexed to D-RAM, including refresh, access and arbitration as well as multiplexed addresses and address codes.

그러므로 이 제어기는 3가지의 연산싸이클을 가지도록 리플레서, 어드레스카운터, 멀티플렉서를 구비하여야 했으며, 타이밍 및 제어 블록은 중재기의 요청에 따라 상기 세가지의 수행 싸이클을 한가지씩 수행하도록 RAM 배열체에 WE(Write enable), RAS(row address stobe) 승인신호(ACK)와 CAS(Column addres strobe)신호를 제공하고, CPU에는 전송신호와 시스템 승인신호를 인가하게 된다.Therefore, the controller had to have a replyer, an address counter, and a multiplexer to have three operation cycles, and the timing and control block had to execute WE (1) in the RAM array to perform one of the three execution cycles at the request of the arbiter. Write enable (ROW), row address stobe (RAS) acknowledgment signal (ACK) and CAS (Column addres strobe) signals are provided, and the CPU and the system acknowledgment signal are applied to the CPU.

이와같은 구성은 사용용량이 많은 시스템에서는 RAM 제어기에 대한 구조는 물론 그 주변회로가 복잡하여지고 그에 따른 소프트 웨어의 지원도 받아야 함은 자명한 사실인 것입니다.Such a configuration is obvious that in a busy system, the structure of the RAM controller, as well as its peripheral circuits, become complicated and must be supported by software.

특히, 칼라비데오 디지탈 제너레이터(CVDG)로 사용하고 있는 모니터에서는 그의 화상을 좋게 하도록 고해상도로 하기 위해서는 속도가 빠르고 용량이 큰 D-RAM을 사용하는 것이 바람직하다.In particular, in a monitor used in a color video digital generator (CVDG), it is preferable to use a high-speed and large-capacity D-RAM in order to achieve high resolution so as to improve its image.

상기 CVDG는 표시장치용 발생기로서 그 내부에 D-RAM 제어회로를 구비하고, 영상 RAM으로 부터 데이타를 읽어내어 R·G·B 형태로 출력시키는 집적회로이다.The CVDG is a generator for a display device, which includes a D-RAM control circuit therein, and reads data from an image RAM and outputs the data in an R, G, B form.

그러나 현재까지 사용되고 있는 모니터회로 즉, 텔레텍스트와 비데오텍스트와 같이 CVDG를 이용하고 있는 장치에서는 16K-4bit D-RAM을 이용하는 것이 전반적인 추세이었다.However, the general trend is to use 16K-4bit D-RAM in devices that use CVDG such as teletext and videotext.

이에 따라 D-RAM의 사용숫자는 적어도 8개 이상이었던 것이다.As a result, the number of D-RAM used was at least eight.

그러나 이러한 시스템에서 프로그램 RAM 용으로 사용하는 D-RAM의 영역이 16k 바이트로 한정되어 있어 텔레텍스트나 비데오 텍스트와 같은 제품에서는 RAM 영역이 부족하여 프로그램 수행이 어렵게 되어있다.However, since the area of D-RAM used for program RAM in such a system is limited to 16k bytes, programs such as teletext or video text have insufficient RAM area, making program execution difficult.

이를 극복하기 위하여서는 D-RAM 제어회로의 하드웨어를 변경하거나 RAM을 추가하여야 하고, 그에따른 프로그램망을 개발하여야 하는 번거로움이 따랐던 것이다.In order to overcome this problem, the hardware of the D-RAM control circuit has to be changed or RAM has to be added, and the program network has to be developed accordingly.

본고안의 목적은 시스템내에 설치된 D-RAM의 메모리영역을 확장시켜 텔리텍스트나 비데오텍스트와 같은 기기에서 프로그램 메모리 영역이 부족함이 없이 원활히 사용할 수 있게 하는 데 있으며, 상기의 목적을 실현하기 위하여, 시스템내에 설치된 D-RAM을 제어하는 CDVG로 부터의 제어신호인 컬럼 어드레스 신호(), 컬럼 어드레스 프로그램신호(), 어드레스신호(A14) 및 출력 인에이블신호()중에 상기 출력 인에이블 신호()를 이용하여 프로그램 RAM 영역을 블록별로 분리된 메모리에 상기 컬럼 어드레스 프로그램 신호()가 어드레스 신호(A14)에 따라 인버터와 OR 게이트를 통해서 프로그램 RAM에 선택 출력되도록하여 상기 프로그램 RAM의 어드레스 램 영역을 확장시킬 수 있게한 것을 특징으로 한다.The purpose of this paper is to expand the memory area of the D-RAM installed in the system so that it can be used smoothly without running out of program memory area in devices such as teletext and videotext. Column address signal which is a control signal from CDVG that controls installed D-RAM ( ), Column address program signal ( ), Address signal A 14 and output enable signal ( Of the output enable signal ( The column address program signal ( ) Can be selectively outputted to the program RAM through the inverter and the OR gate according to the address signal A 14 , thereby extending the address RAM area of the program RAM.

이하 첨부된 도면에 의거 본 고안을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도에 도시한 바와 같이, 표시장치용 발생기(CVDG)(도시되지 않음)로 부터 제어신호인 영상 RAM을 선택 제어하기 위하여 컬럼 어드레스 신호()()와, 프로그램 RAM을 선택 제어하기 위하여 컬럼 어드레스 프로그램신호()와, 출력 인에이블신호() () 로우 어드레스 로우, 하이신호(LASL)(LASH)와, CPU(도시되지 않음) 상위 어드레스신호(AD4-AD7), 하위 어드레스신호(AD0-AD3)와, 어드레스신호(AD0-AD7)들이 RAM(U1)(U3)(U3)(U7)과, RAM(U2)(U4) (U6)(US)의단자, 출력인에어블 단자(), RAS 단자 데이타단자(D), 어드레스단자(A)에 접속된 것에 있어서, 상기 컬럼 어드레스 프로그램 신호()와, 인버터(I1)를 통한 상기 CPU로 부터의 어드레스신호(A14)를 OR 게이트(O1)(O2)의 두 입력단자에 서로 교호로 각각 입력하여 상기 어드레스신호(A14)에 따라 상기 OR 게이트(O1)(O2)의 출력으로 부터 선택적으로 상기 컬럼 어드레스 프로그램신호()가 출력되어 상기 RAM(U5)(U7)과 RAM(U0)(US)의단자에 입력되게 구성한 것이다.As shown in FIG. 1, a column address signal (selective control) is used to selectively control the image RAM which is a control signal from a generator CVDG (not shown) for a display device. ) ( ) And the column address program signal ( ) And the output enable signal ( ) ( ) Low address low, high signal LAS L (LAS H ), CPU (not shown) upper address signal AD 4 -AD 7 , lower address signal AD 0 -AD 3 , and address signal AD 0 -AD 7 ) is the size of RAM (U 1 ) (U 3 ) (U 3 ) (U 7 ) and RAM (U 2 ) (U 4 ) (U 6 ) (U S ) Terminal, output enable terminal ( ), The RAS terminal data terminal (D) and the address terminal (A) connected to the column address program signal ( ), And an inverter (I 1) address signal (A 14) of from the CPU through the OR gate (O 1) (O and the address signal (A 14 to each input alternately to each other in the two input terminals of the 2)) According to the output of the OR gate (O 1 ) (O 2 ) selectively the column address program signal ( ) Is output to the RAM (U 5 ) (U 7 ) and RAM (U 0 ) (U S ). It is configured to be input to the terminal.

상기와 같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.Referring to the effect of the present invention configured as described above are as follows.

즉, 영상 RAM(U1)(U2)의 데이타를 읽고/쓰기 하기 위해서는 먼저 CVDG로 부터 LAS신호(LASH)(LASL)를 상기 영상 RAM(U1)(U2)의 LAS 단자에 인가한 후 컬럼을 선택하기 위하여 상기 영상 RAM(U1)(U2)의단자에신호를 인에이블시키고 출력 인에이블 신호()를 상기 영상 RAM(U1)(U2)의 출력 인에이블단자()에 인에이블시키면 상기 영상 RAM(U1)(U2)의 데이타를 읽고/쓰기하게 된다.That is, in order to read / write data of the image RAM (U 1 ) (U 2 ), first, a LAS signal (LASH) (LASL) is applied from the CVDG to the LAS terminal of the image RAM (U 1 ) (U 2 ). After selecting the column RAM (U 1 ) (U 2 ) On the terminals Enable the signal and the output enable signal ( ) Is the output enable terminal of the image RAM (U 1 ) (U 2 ) Enabling) reads / writes data of the image RAM U 1 and U 2 .

또한 상기 영상 RAM(U3)(U4)의 데이타를 읽고/쓰기하기 위해서는 상기와 마찬가지로 영상 RAM(U3)(U4)의 LAS 단자에 LAS 신호(LASH) (LASL)를 인가한 후 컬럼을 선택하기 위하여단자에신호()를 인에이블 시키고 이어서 출력 인에이블 신호()로 출력 인에이블 단자()를 인에이블 시키면 상기 영상 RAM(U3)(U4)의 데이타를 읽고/쓰기 하게 되는 것이다.In addition, the column and then applied to the video RAM (U 3) (U 4 ) video RAM (U 3) LAS signal LAS terminals (U 4) (LASH) ( LASL) in order to read / write the data as in the above-mentioned To choose On the terminals signal( ) And then the output enable signal ( Output enable terminal () Enabling) reads / writes data of the image RAM U 3 and U 4 .

이어서 프로그램 RAM(U5)(U6)에 대하여는 상기 LAS 단자에 LAS신호(LASH)(LASL)를 인가한 후 컬럼을 선택하기 위하여 컬럼 어드레스 프로그램신호()와 출력 인에이블()를 이용하여 상기 프로그램 RAM(U5)(U6)의 데이타를 읽고/쓰기 하게 되는데 이 때 프로그램 RAM(U5)(U6)의 RAM 영역은 제2도에 도시한 바와 같이 램(U1-U6)까지 0000-3FFF까지만 사용하게 되지만, 상기 프로그램 RAM(U5)(U6)에 프로그램 RAM(U7)(U8)를 접속하고 이의단자에 상기신호와 CPU로 부터의 어드레스 신호(A14)를 인버터(I1)를 통해서 OR 게이트(O1)(O2)의 두 입력단자에 서로 교호로 각각 입력시켜 주되 상기 CPU로 부터 어드레스 신호(A14)는 제2도에 도시한 바와 같이 0000-3FFF 까지는 "0"신호가 입럭되게 하고 4000-7FFF까지는 "1"신호가 입력되게 하여, 상기신호가 상기 어드레스신호(A14)에 따라 상기 OR 게이트(O1)(O2)중 어느 하나가 선택되어 상기 프로그램 RAM(U7)(U8)의 단자에 인가되게 하여 프로그램의 영역을 확장하게 된다.Subsequently, for the program RAM U 5 (U 6 ), the LAS signal LASH (LASL) is applied to the LAS terminal, and then a column address program signal ( ) And output enable ( ) RAM area of the program RAM (U 5) (U 6) At this time the program RAM (U 5) (U 6) there is the read / write the data in using the ram (U as shown in FIG. 2 1 -U 6 ) up to 0000-3FFF, but program RAM (U 7 ) (U 8 ) is connected to the program RAM (U 5 ) (U 6 ) Above terminal The signal and the address signal A 14 from the CPU are alternately inputted to the two input terminals of the OR gate O 1 and O 2 through the inverter I 1 , respectively, but the address signal A is received from the CPU. 14 ), the signal " 0 " is input up to 0000-3FFF and the " 1 " signal is input up to 4000-7FFF as shown in FIG. A program is selected according to the address signal A 14 so that any one of the OR gates O 1 and O 2 is selected and applied to a terminal of the program RAM U 7 and U 8 . Will expand the range of.

즉, 상기 프로그램 RAM을 위하여를 출력시켜 OR 게이트(O1)(O2)의 일측 입력단자에 인가시킨 상태에서 CPU로 부터 어드레스 신호(A14)가 "0"이 인가될 경우 이 어드레스신호는 상기 OR 게이트(O1)의 타측단자에 입력되므로 그의 출력단에서는 로우신호가 출력되어 상기 프로그램 RAM(U5) (U6)의단자를 인에이블시켜 주게 되는 반면에 상기 OR 게이트(O2)의 타측 입력단자에는 인버터(I1)를 통해서 반전된 "1"가 입력되므로 상기 OR 게이트(O2)의 출력단에는 하이신호가 출력되어 상기 프로그램 RAM(U7)(U8)를 인에이블시킬수 없게된다.That is, for the program RAM Is applied to one input terminal of the OR gate (O 1 ) (O 2 ) and the address signal A 14 is applied from the CPU to the OR gate (O 1 ). Since a low signal is output from the output terminal of the program RAM (U 5 ) (U 6 ) While the terminal is enabled, a high signal is output to the output terminal of the OR gate O 2 because an inverted “1” is input to the other input terminal of the OR gate O 2 through the inverter I 1 . This makes it impossible to enable the program RAM U 7 (U 8 ).

한편 CPU로 부터 어드레스 신호(A14)가 "1"이 인가될 경우에는 상기와 반대로 상기 OR 게이트(O1)의 출력이 하이가되어 상기 프로그램 RAM(U5)(U6)를 인에이블시키지 못하고 반면에 상기 OR 게이트(O2)의 출력이 로우가 되어 상기 프로그램 RAM(U4)(U8)을 인에이블시켜 주게되어 프로그램 RAM 영역을 4000-7FFF 까지 확장할 수 있게 되는 것이다.On the other hand, when the address signal A 14 is applied to the CPU 1 from the CPU, the output of the OR gate O 1 becomes high to disable the program RAM U 5 U 6 . On the other hand, the output of the OR gate (O 2 ) is low to enable the program RAM (U 4 ) (U 8 ) to be able to expand the program RAM area to 4000-7FFF.

이상에서 설명한 바와 같이 본 고안은 D-RAM의 메모리 영역을 CVDG로 부터 발생되는 제어신호인신호를 CPU에서 발생되는 어드레스 신호에 따라 선택 출력하도록 함으로써 프로그램 RAM의 영역을 간단용이하게 확장할 수 있는 이점을 제공하게 되는 것이다.As described above, the present invention is a control signal generated from the CVDG in the memory region of the D-RAM. By selectively outputting the signal in accordance with the address signal generated from the CPU, it is possible to easily expand the area of the program RAM.

Claims (1)

표시장치용 발생기(CVDG)(도시되지 않음)로 부터 제어신호인 영상 RAM을 선택 제어하기 위하여 컬럼 어드레스신호(),()와, 프로그램 RAM을 선택 제어하기 위하여 컬럼 어드레스 프로그램 신호()와, 출력 인에이블신호() (), 로우 어드레스 로우, 하이신호(LASL)(LASH)와, CPU(도시되지 않음) 상위 어드레스 신호(AD4-AD7), 하위 어드레스 신호(AD0-AD3)와 어드레스 신호(AD0-AD7)들이 RAM(U1)(U3)(U5)(U7)과, RAM(U2)(U4)(U6)(U8)의단자, 출력 인에이블단자(OE), RAS 단자, 데이타 단자(D), 어드레스단자(A)에 접속된 것에 있어서, 상기 컬럼 어드레스 프로그램 신호()와 인버터(I1)를 통한 상기 CPU로 부터의 어드레스 신호(A14)를 OR게이트(O1)(O2)의 두 입력단자에 서로 교호로 각각 입력하여 상기 어드레스신호(A14)에 따라 상기 컬럼 어드레스 프로그램신호()가 출력되도록 하여 RAM(U6)(U8)의단자에 입력되게 구성하여서 된 것을 특징으로 하는 D-RAM 확장회로.In order to select and control the image RAM which is a control signal from the generator CVDG (not shown) for the display device, ), ( ) And a column address program signal ( ) And the output enable signal ( ) ( ), Low address low, high signal LLAS (LASH), CPU (not shown) upper address signals AD 4 -AD 7 , lower address signals AD 0 -AD 3 , and address signals AD 0- AD 7 ) into RAM (U 1 ) (U 3 ) (U 5 ) (U 7 ) and RAM (U 2 ) (U 4 ) (U 6 ) (U 8 ) The column address program signal (1) connected to a terminal, an output enable terminal (OE), a RAS terminal, a data terminal (D) and an address terminal (A). ) And the address signal A 14 from the CPU through the inverter I 1 are alternately inputted to the two input terminals of the OR gate O 1 (O 2 ), respectively, to the address signal A 14 . According to the column address program signal ( ) To output the RAM (U 6 ) (U 8 ) D-RAM expansion circuit, characterized in that configured to be input to the terminal.
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