KR910001641Y1 - D-ram control circuits - Google Patents

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KR910001641Y1 KR2019870023252U KR870023252U KR910001641Y1 KR 910001641 Y1 KR910001641 Y1 KR 910001641Y1 KR 2019870023252 U KR2019870023252 U KR 2019870023252U KR 870023252 U KR870023252 U KR 870023252U KR 910001641 Y1 KR910001641 Y1 KR 910001641Y1
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Abstract

내용 없음.No content.

Description

D-RAM 제어회로D-RAM Control Circuit

도면은 본 고안의 상세한 회로도이다.The drawing is a detailed circuit diagram of the present invention.

본 고안은 DRAM 제어회로에 관한 것으로, 특히 모니터에서 CVDG(Color Vedeo Digital Generator)를사용하는 시스템에 적용할수 있는 DRAM 제어회로에 관한 것이다.The present invention relates to a DRAM control circuit, and more particularly, to a DRAM control circuit that can be applied to a system using a CVDG (Color Vedeo Digital Generator) in a monitor.

마이크로 프로세서 시스템에 인터페이스되는 것으로 알려져 있다.It is known to interface to a microprocessor system.

그러므로 이 인터 페이스는 D-RAM에 대하여 멀티 플렉스된 어드레스, 어드레스 스트로브는 물론 리플레쉬, 억세스와 중재를 포함한 모든 신호를 공급하도록 구성되었다.Therefore, the interface is configured to supply all signals multiplexed to D-RAM, including address, address strobe, as well as refresh, access, and arbitration.

그러므로 이 제어기는 세가지의 연산 싸이클을 가지도록 리플레쉬, 어드레스 카운터, 멀티 플랙서를 구비하여야 했으며, 타이밍 및 제어블록은 중재기의 요청에 따라 상기 세가지의 수행 싸이클을 한가지씩 수행하도록RAM 배열체에 WE(Write enable), CAS(Column address strobe)와 RAS(rowaddress strobe) 신호를 제공하고, CPU에는 전송신호와 시스템 승인(ACK) 신호를 인가하게 된다.Therefore, the controller had to be equipped with a refresh, an address counter, and a multiplexer to have three operation cycles. The timing and control blocks were arranged in the RAM array to perform one of the three execution cycles one at a time. Write enable (CAS), column address strobe (CAS) and row address strobe (RAS) signals are provided, and transmit signals and system acknowledgment (ACK) signals are applied to the CPU.

이와같은 구성은 사용용량이 많은 시스템에서 D-RAM 제어기에 대한 구조는 물론 그 주변회로가 복잡하여지고 그에 따른 소프트 웨어의 지원도 받아야 함은 자명한 사실인 것입니다.Such a configuration is obvious that in a high-use system, the structure of the D-RAM controller as well as its peripheral circuits become complicated and must be supported by software.

특히 칼라 비데오 디지탈 제너레이터(CVDG)를 사용하고 있는 모니티에서는 그의 화상을 좋게하도록 고해상도로하기 위하여서는 속도가 빠르고 용량이 큰 D-RAM을 사용하는 것이 바람직한 것은 이 기술에 숙련된자라면 쉽게 이해될수 있는 기술인 것이다.Especially for monitors that use color video digital generators (CVDGs), it is easy to understand if a person skilled in the art uses high-speed, large-capacity D-RAM to achieve high resolution for better image quality. It's a technology.

그러나 현재까지 사용되고 있는 모니터 회로 즉 텔레텍스트와 비데오 텍스트와 같이 CVDG를 이용하고 있는장치에서는 16k-4bit DRAM을 이용하는 것이 전반적인 추세히었다.However, in the monitor circuits used to date, such as teletext and video text, devices using CVDG have generally used 16k-4bit DRAM.

이에따라 D-RAM의 사용숫자는 적어도 8개이상 이었으며, 그 주변 회로 또한 복잡하였던 것이다.As a result, the number of D-RAMs used was at least eight, and the peripheral circuitry was also complicated.

따라서 본 고안의 목적은 시스템의 소프트 웨어의 변경없이 D-RAM의 용량을 64r-4bit로 증가시켜 대용량화를 시도함으로써 주변회로를 단순화 시킬수 있는 D-RAM의 제어회로를 제공하는데 있으며 상기의 목적을실현하기 위하여 본 고안은 기존의 CVDG의 신호를 그대로 이용하여 CVDG 신호에서 LASH 신호를 하나의이상D-RAM의 RAS 단자에, LASL 신호는 다른 하나이상의 D-RAM의 RAS 단자에 연결하고, 상기 CPU에서 어드레스바이트 중 어드레스의 상위 비트는 하나 이상의 D-RAM 블록에, 어드레스의 하위비트는 다른하나 이상의 D-RAM블록에 인가 되도록하되 상기 상위 어드레스비트는 D-RAM 블록중 하나의 RAM을 그래픽용으로, 다른 하나의 RAM은 프로그램용으로 상기 하위 어드레스비트 D-RAM 블록중 하나의 RAM을 그래픽용으르 다른하나의 D-RAM을 프로그램용으로 이용하도록 구분하고, 그래픽용 D-RAM의 블록을 구별하기위하여 각 블록을 제어하는 출력 이네이블 신호(OE1) 및 (OE2)에 따라 CAS 신호를 발생시키는 멀티플랙서를구성하며 각 D-RAM의 블록에 대한 어드레스 신호를 위한 하나이상의 멀티플렉서를 구비하여서 된 것을 특징으로 한다.Therefore, an object of the present invention is to provide a control circuit of the D-RAM that can simplify the peripheral circuit by increasing the capacity of the D-RAM to 64r-4bit without changing the system software and attempting to increase the capacity. In order to solve the problem, the present invention connects the LASH signal to the RAS terminal of one or more D-RAMs and the LASL signal to the RAS terminal of one or more D-RAMs in the CVDG signal by using the signal of the existing CVDG as it is. The upper bit of the address among the address bytes is applied to at least one D-RAM block, and the lower bit of the address is applied to at least one other D-RAM block, and the upper address bit is one of the RAMs of the D-RAM block for graphics. The other RAM is divided so that one RAM of the lower address bit D-RAM block is used for the program and the other D-RAM is used for the program. And, in order to distinguish the block of graphics D-RAM for configuration documentation multiplexer that generates a CAS signal in response to an output enable signal (OE 1) and (OE 2) for controlling the respective blocks, and the blocks of each D-RAM And at least one multiplexer for the address signal.

이하 첨부도면에 의거하여 본 고안을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

CPU(도시되지 않음)로부터 어드레스(AD11-AD6)들은 D-RAM(1)(2)(3)(4)의 어드레스단자(A)에 접속되고, 상기 CPU로 부터 어드레스 바이트 중 상위 비트어드레스 신호(AD7∼AD4)는 D-RAM(1)(2)의 데이터단자(D)에 접속되며 하위 비트어드레스 신호(AD3∼AD0)는D-RAM(3)(4)에 접속된다.Addresses AD 11 -AD 6 from the CPU (not shown) are connected to the address terminal A of the D-RAM 1, 2, 3, 4, and the higher bits of the address bytes from the CPU. The address signals AD 7 to AD 4 are connected to the data terminal D of the D-RAM 1 and 2 and the lower bit address signals AD 3 to AD 0 are connected to the D-RAM 3 and 4. Connected.

또한, CVDG로부터의 로우어드레스 스트로브하이 (RASH)(이하 PASH이라 칭함)와 로우어드레스 스트로브로우(RASL) (이하 RASL이라 칭함)들은 상기 D-RAM(1) (2)와 D-RAM (3)(4) 각각의 RAS 단자에 각각접속된다. 쓰기신호()는 모든 D-RAM (1)(2)(3)(4)의 쓰기단자(VR)에 접속된다.In addition, low address strobe high (RASH) (hereinafter referred to as PASH) and low address strobe (RASL) (hereinafter referred to as RASL) from CVDG are the D-RAM (1) (2) and D-RAM (3). (4) It is connected to each RAS terminal. Write signal ( ) Are connected to the write terminals VR of all the D-RAMs (1) (2) (3) (4).

컬럼어드레스 프로그램신호(CASP)(이하 CASP라 통칭함)는 D-RAM(2)(4)의 CAS 단자에 접속된다.The column address program signal CASP (hereinafter referred to collectively as CASP) is connected to the CAS terminal of the D-RAM 2 (4).

출력인에이블신호(OE1)(OE2)는 AND 게이트(A1)를 통해서 상기 D-RAM(1)(3)과 D-RAM(2)(4)의 블록을 구분하기 위하여 D-RAM(1)(3)의 출력 인에이블 단자(OE)에 접속되고, 상기 출력인에이블 신호(OE2)는직접 D-RAM(2)(4)의 츨력인에이블단자(OE)에 접속된다.The output enable signal OE 1 (OE 2 ) is a D-RAM to distinguish the blocks of the D-RAM 1, 3 and D-RAM 2, 4 through an AND gate A 1 . (1) and (3) are connected to the output enable terminal OE, and the output enable signal OE 2 is directly connected to the output enable terminal OE of the D-RAM 2 (4).

한편 상기 D-RAM(1)(3)의 CAS 단자에는 상기 출력인에이블 신호(OE1)(OE2)에 따라 상기D-RAM(1)(2)과 상기 D-RAM(3)(4)의 블록을 구분짓기 위하여 CAS1신호와 CAS2신호가 일측단자로입력되는 AND 게이트(A1)(A5)의 타측단자와, 논리 "H"와 논리"L"신호가 일측단자로 입력되는AND게이트(A4)(A5)의 타측단자 각각에 출력인에이블신호(OE1)와 인버터(I1)를 통하여 입력되는 출력인에이블신호(OE2)가 입력되는 AND 게이트(A6)의 그 출력이 AND 게이트(A3)(A5)에 접속되고 인비터(I2)를 통하여AND 게이트(A2)(A5)에 접속되고, 상기 AND 게이트(A2)(A3),(A4)(A5)의 출력만은OR 게이트(O1)(O2)에각각 입력되도록 접속구성된 멀티 플렉서(10)의 OR 게이트(O1)의 출력단이 접속된다.On the other hand, the CAS terminal of the D-RAM (1) (3) has the D-RAM (1) (2) and the D-RAM (3) (4) in accordance with the output enable signal (OE 1 ) (OE 2 ). The other terminal of AND gate (A 1 ) (A 5 ) where CAS 1 signal and CAS 2 signal are input to one terminal, and logic "H" and logic "L" signals are input to one terminal to distinguish blocks of an aND gate (a 4) (a 5) the aND is input to the other terminal of the output enable signal (OE 1) and the inverter (I 1) of the output enable signal (OE 2) input via the respective gates (a 6 is Its output is connected to an AND gate (A 3 ) (A 5 ) and is connected to an AND gate (A 2 ) (A 5 ) through an inductor (I 2 ), and the AND gate (A 2 ) (A 3 ) ), (a 4) (only the output of the a 5) is connected to the output terminal of the OR gate (O 1) (O 2) OR gate (O 1) of the multiplexer (10) configured to be connected to each input.

상기 D-RAM(2)(4)의 CAS 단자에는 CVDG로부터 CASP 신호가 직접 접속된다.The CAS terminal of the D-RAM (2) (4) is directly connected to the CASP signal from the CVDG.

상기 D-RAM(1)(3)과 D-RAM(2)(4)의 어드레스 신호단자(AD7) 각각에는 CPU로부터 어드레스신호(AD7)와 상기 멀티 플렉스(10)의 OR 게이트(O2)의 출력이 입력되는 AND 게이트(A7)와, 인버터(I3)를통한 상기 OR 게이트(O1)의 출력과, 상기 멀티 플렉스(10)의 OR 게이트(O2)의 출력이 입력되는 AND게이트(A8)의 출력들을 OR 게이트(O2)에 입력되는 상기 D-RAM (1)(3)의 어드레싱을 위한 제1멀티플렉스(20)와, 상기 CVDP로 부터 CASP 신호와 어드레스 데이타 신호(AD7)가 입력되는AND 게이트(A10)의 출력과, 어드레스 신호(A14)와 상기 CASP 신호가 인버터(I4)를 통해 입력되는 AND 게이트(A11)의 출력이입력되는 OR 게이트(O4)로 구성된 상기 D-RAM(2)(4)의 어드레싱을 위한 제2 멀티 플렉스(30)를 접속하여서 된 것이다.The D-RAM (1) (3 ) and a D-RAM (2), (4) the address signal terminals (AD 7), each of the OR gate (O of the address signal (AD 7) and the multiplex 10 from the CPU of AND gate A 7 to which the output of 2 ) is input, the output of the OR gate O 1 through the inverter I 3 , and the output of the OR gate O 2 of the multiplex 10 are input. The first multiplex 20 for addressing the D-RAM (1) (3) inputted to the OR gate (O 2 ) and the outputs of the AND gate (A 8 ), and the CASP signal and address from the CVDP. data signal (AD 7) is output and the address signal (a 14) and the CASP signal of the aND gates (a 10) to be input is the output of the aND gates (a 11) which is input via an inverter (I 4) input The second multiplex 30 for addressing the D-RAM 2 and 4 constituted by the OR gate O 4 is connected.

상기와 같이 구성된 본 고안의 작용효과를 설명하면 다음과 같다.Referring to the effect of the present invention configured as described above are as follows.

CPU로부터 어드레스비스(AD0-AD6)가 어드레스단자(A)에 인가되고, 상기 CPU로부터 어드레스바이트 중상하위 비트어드레스신호(AD7∼AD11)가 데이타단자(D)에 인가되는 D-RAM(1)(2)(3)(4)을 CVDG의 제어신호인 쓰기신호(), 컬럼어드레스 스트로브 신호(CAS1)(CAS2)와 컬럼어드레스 스트로브 프로그램신호(CASP), 로우어드레스 스트로브 하이신호(RASH), 로우어드레스 스트로브로우신호(RASL), 출력 인에이블신호(OE1)(OE2)로 제어하게 되는데, 이때 상기 D-RAM(1)(2),(3)(4)의 데이타단자(D)와 어드레스단자(A)에 입력된 데이타 신호 및 어드레스 신호가 구분되어 읽고 쓰도록 제어하게 되는 바 즉 CVDG로부터 출력인에이블신호(OE1)(OE2)를 AND 게이트(A1)를 통해 또는 직접 출력인에이블단자(OE)에 인가되게되고또한 상기 CVDG로 부터 CAS1, CAS2로직 L, 로직 H, 상기 출력인에이블 신호(OE1)(OE2)가 AND게이트(A2-A6), 인버터(I1)(I2) OR 게이트(O1)(O2)로 구성된 멀티 플렉서(10)를 통해서 상기 D-RAM(1)(3)의 CAS 단자에 입력되게 되며, 이때 출력인에이블(OE1)(OE2)들중 어느하나가 인에이블 상태에서는 상기 인에이블되는 출력인에이블(OE1) 또는 출력인에이블(OE2)에 따라 상기 D-PAM (1)(3), 의 CAS 단자에신호가 인가되게되면서, 상기 출력인에이블 신호(OE1)(OE2)에 따라 D-RAM (1)(3)과 D-RAM (2)(4)의블럭을 구분제어하게 된다. 또한 상기 D-RAM (1)(3)의 어드레스단자(AD7)들에도 상기 멀티플렉서(10)의OR 게이트(O1)의 출력신호가 인버터(I3)로 반전된신호와, OR 게이트(O2)의 출력신호와 어드레스데이타신호(AD7)가 각각 논리연산되는 AND 게이트(A7)(A8) OR 게이트(O3)를 통해서 램에 어드레싱을 위한 제1멀티 플렉서(20)로 상기 출력인에이블신호(OE1)(OE2)중 어느한 신호가 인에이블 상태에 따라 D-RAM(1)(3)의 어드레스단자(AD7)를 인에이블시켜 주게되는데, 즉, 제1멀티 플렉서(20)에서는 예를들어 RAS 신호가 로우 어드레스인 경우 상기 어드레스 데이타(AD7)가 발생되고. CAS 신호인 경우 출력인에이블신호(OE1)(OE2)에 따라 로직 H 신호인 상위 비트어드레스를 발생시켜 D-RAM(1)(3)의 블럭을 또한 프로그램 PAM으로 사용하고져 할 경우에는 CVDG로부터 CAS 신호가 프로그램용 신호인 CASP 신호가D-RAM(2)(4)의 CAS 단자에 입력되게되고, 출력인에이블 신호(OE2)가 인에이블되어 상기 D-RAM (2)(4)의 출력인에이블 단자(OE)에 입력되게되며, 또한 상기 D-RAM (2)(4)의 어드레스 데이타 단자(AD7)에도제2멀티 플렉서(30)의 출력신호로 어드레싱하게 되는데 즉 어드레스 데이타 신호(AD7), 어드레스 신호(Al4)와CASP 신호가 직접 또는 인버터(14)를 통해 입력되는 신호를 논리연산하는 AND 게이트(A10)(A11) OR게이트(O4)를 통한 출력신호로 상기 D-RAM (2)(4)의 어드레스 데이타 단자(AD7)에 어드레싱 시키게된다.The address bis AD 0 -AD 6 are applied from the CPU to the address terminal A, and the D-RAM is applied from the CPU to the upper and lower bit address signals AD 7 to AD 11 from the CPU to the data terminal D. (1) (2) (3) (4) is a write signal that is a control signal of the CVDG. ), Column address strobe signal (CAS 1 ) (CAS 2 ) and column address strobe program signal (CASP), low address strobe high signal (RASH), low address strobe low signal (RASL), output enable signal (OE 1 ) (OE 2 ), wherein the data terminal D of the D-RAMs 1, 2, 3, 4 and the data signal and the address signal inputted to the address terminal A are divided. It is controlled to read and write, that is, the output enable signal OE 1 (OE 2 ) from the CVDG is applied through the AND gate A 1 or directly to the output enable terminal OE, and from the CVDG 1 , CAS 2 logic L, logic H, the output enable signal (OE 1 ) (OE 2 ) is AND gate (A 2 -A 6 ), inverter (I 1 ) (I 2 ) OR gate (O 1 ) ( It is input to the CAS terminal of the D-RAM (1) (3) through a multiplexer 10 consisting of O 2 ), wherein any one of the output enable (OE 1 ) (OE 2 ) is enabled In the state as according to the output enable (OE 1) or an output enable (OE 2) that the enable applying the signal presented to the D-PAM (1) (3 ), the CAS terminal, and the output enable signal ( According to OE 1 ) (OE 2 ), the blocks of the D-RAM (1) (3) and the D-RAM (2) (4) are controlled. In addition, the output signal of the OR gate O 1 of the multiplexer 10 is also inverted to the inverter I 3 in the address terminals AD 7 of the D-RAM 1 and 3, and the OR gate ( The first multiplexer 20 for addressing the RAM through an AND gate A 7 (A 8 ) OR gate O 3 , in which the output signal of the O 2 ) and the address data signal AD 7 are logically operated, respectively. As a result, any one of the output enable signals OE 1 and OE 2 enables the address terminal AD 7 of the D-RAM 1 and 3 according to the enabled state. In one multiplexer 20, for example, when the RAS signal is a row address, the address data AD 7 is generated. In the case of the CAS signal, the upper bit address, which is a logic H signal, is generated according to the output enable signal OE 1 (OE 2 ), so that the block of the D-RAM (1) (3) is also used as the program PAM. The CAS signal from which the CAS signal is a programming signal is input to the CAS terminal of the D-RAM (2) (4), and the output enable signal (OE 2 ) is enabled so that the D-RAM (2) (4) Is inputted to the output enable terminal OE of the D-RAM 2 and the address data terminal AD 7 of the D-RAM 4 is addressed as an output signal of the second multiplexer 30. The data signal AD 7 , the address signal Al 4 and the CASP signal are directly or through an AND gate A 10 (A 11 ) OR gate O 4 , which logically operates the signal input through the inverter 14. The output signal is addressed to the address data terminal AD 7 of the D-RAM 2 (4).

따라서 상기 제2멀티플렉서(30)에서는CASP 신호가 로직하이일때 인비터(I4)를 통해 로우가 되므로 어드레스데이타신호(AD7)가 출력되고, 상기 CASP 신호가 로직로우일때 인버터(I4)를 통해서 하이가 되므로 어드레스 신호(A14)가 출력되면서 D-RAM(2)(4)의 블럭을 구분시키게 된다.Therefore, in the second multiplexer 30, when the CASP signal is logic high, the signal is low through the instructor I 4 , so that the address data signal AD 7 is output. When the CASP signal is logic low, the inverter I 4 is turned on. Since it becomes high through, the address signal A 14 is output and the blocks of the D-RAM 2 and 4 are distinguished.

이상에서 설명한 바와같이 본 고안은 프로그램의 변경없이 대용랑의 D-RAM을 간단한 로직을 이용한 하드웨이로서 제어토록함으로써 주변회로를 단순화 시킬수 있는 이점을 제공하게 되는 것이다.As described above, the present invention provides the advantage of simplifying the peripheral circuit by controlling the large-scale D-RAM as a hardware using simple logic without changing the program.

Claims (1)

CVDG를 이용하는 D-RAM 제어회로에 있어서, CPU (도시되지 않음)로부터 어드레스(AD11-AD6), 상위비트어드레스신호(AD7-AD4), 하위비트어드레스신호(AD3-AD11)를D-RAM(1)(2)(3)(4)어드레스단자(A), 데이타 단자(D)에 접속함과 아울러 상기 CVDG로부터의 로우어드레스 스트로브 하이로우(LASH)(LASL)의 쓰기신호()를 상기 D-RAM(1)(2)와 D-RAM(3)(4)의 LAS 단자에 접속하고, 상기 CVDG의 출력인에이블신호(OE1)(OE2)는 AND 게이트(A1)를 통해서 상기 D-RAM(1)(3), D-RAM(2)(3)의 출력인에이블 단자(OE)에 분리접속하며, 상기 D-RAM (1)(3)의 CAS 단자에는 상기 CVDG의CAS 단자(CAS1)(CAS2) 로직 H, 로직 L를 출력 인에이블(OE1)(OE2)의 신호에따라 논리연산하여 출력시키는 인버터(I1)(I2), AND 게이트(A2∼A5) OR 게이트 (O1)(O2)로 구성된 멀티플렉서(10)를 접속하고, 상기D-RAM (2)(4)의 CAS 단자에는 상기 CVDG의 CAS 프로그램신호(CASP)를 접속하며, 상기D-RAM(1)(3)과 D-RAM (2)(4)의 어드레스 데이타단자(AD7) 각각에는 상기 출력인에이블(OE1)(OE2)의 신호에 따라 CPU로부터 어드레스 데이타단자(AD7)와 상기 로직 H 신호를 선택 출력시키는 인버터(I8) AND게이트(A7)(A8) OR 게이트(O3)로 구성된 제1 멀티 플렉서(20)와 상기 CASP 신호에 따라 어드레스신호(A14). 어드레스 데이타 신호(AD7)가 논리연산되어 선택 출력시키는 인버터(I4) AND 게이트(A10)(A11)OR 게이트(O4)로 구성된 제2 멀티플렉서(30)를 접속시켜서된 것을 특징으로하는 D-RAM 제어회로.In a D-RAM control circuit using CVDG, an address AD 11 -AD 6 , an upper bit address signal AD 7 -AD 4 , and a lower bit address signal AD 3 -AD 11 from a CPU (not shown). Is connected to the D-RAM (1) (2) (3) (4) address terminal (A) and data terminal (D), and the write signal of the low address strobe high (LASH) (LASL) from the CVDG is connected. ( ) Is connected to the LAS terminals of the D-RAM (1) 2 and the D-RAM (3) (4), and the output enable signal OE 1 (OE 2 ) of the CVDG is an AND gate (A 1). Is connected to the output enable terminal (OE) of the D-RAM (1) (3) and the D-RAM (2) (3), and is connected to the CAS terminal of the D-RAM (1) (3). the CVDG the CAS terminal (CAS 1) (CAS 2) logic H, the enable (OE 1) outputs a logic L inverter (I 1) for logic operation to the output in accordance with a signal (OE 2) (I 2) , aND A multiplexer 10 composed of gates A 2 to A 5 OR gates O 1 and O 2 is connected, and a CAS program signal CASP of the CVDG is connected to a CAS terminal of the D-RAM 2 2. ), And each of the address data terminals AD 7 of the D-RAM (1) (3) and the D-RAM (2) (4) is connected to the signal of the output enable (OE 1 ) (OE 2 ). The first multiplexer is composed of an inverter (I 8 ) AND gate (A 7 ) (A 8 ) OR gate (O 3 ) for selectively outputting the address data terminal (AD 7 ) and the logic H signal from the CPU. The address signal A 14 in accordance with the lexer 20 and the CASP signal. And a second multiplexer 30 comprising an inverter I 4 and an AND gate A 10 (A 11 ) OR gate O 4 for logically performing an address data signal AD 7 for selective output. D-RAM control circuit.
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KR2019870023252U KR910001641Y1 (en) 1987-12-28 1987-12-28 D-ram control circuits

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