KR910000796B1 - 전송 속도가 상이한 무선 페이징 시스템 및 이의 수신기 - Google Patents

전송 속도가 상이한 무선 페이징 시스템 및 이의 수신기 Download PDF

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닛본 덴기 가부시기 가이샤
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Abstract

내용 없음.

Description

전송 속도가 상이한 무선 페이징 시스템 및 이의 수신기
제1도는 본 발명을 사용하는 무선 페이징 시스템의 송신 측을 도시한 개략 블록 계통도.
제2도는 제1도의 시스템 내에 포함되는 인터리브회로의 특정 구조를 도시한 블록 계통도.
제3a도 내지 제3d도는 제2도에 도시한 바와 같은 등속 호출 메모리(RAM)의 어드레스를 지정하기 위한 순차를 각각 도시한 도면.
제4도는 제2도의 인터리브 회로의 동작을 나타내는 타이밍도.
제5도는 본 발명에 따른 무선 페이징 시스템의 수신기를 도시한 개략 블러 계통도.
제6도는 제5도에 도시한 회로의 동작을 나타내는 타이밍도.
제7도는 제5도의 수신기에 내장되는 디-인터리브회로의 특정 구조를 도시한 블록 계통도.
제8도는 제7도에 도시한 디-인터리브 회로의 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 인터리브 차수 표시 테이블 12 : 인터리브 회로
13 : 변조 및 송신부 17,128,29 : 클럭 발생기
21,201 : RAM 22,25,203,206 : L-비트 카운터
23,24,202,207 : N-비트 가운터 26,204 : T-F/F
30 : 지연회로 102 : 수신 및 복조부
103 : 디-인터리브회로 104 : 비트-비 표시 회로
105 : 페이징 신호 검출부 107 : 클럭 동기 부
208 : ROM
본 발명은 무선 페이징 시스템에 관한 것으로, 특히 여러 가지 상이한 비트 비로 써비스를 제공하는 페이징 시스템 및 이의 수신기에 관한 것이다.
페이징 시스템의 현재 경향은 교통량(traffic) 증가 및 주파수의 효율적인 이용을 향상시키기 위해 비트비의 고속화를 향해 나아가고 있다. 페이징 신호의 비트 비를 증가시키기 위해 제안된 지금까지의 방법은 비트 비 N-폴드(fold)를 만들기 위해 클럭 주파수를 단순히 N배 증가시키는 방법이었다. 그러나, 이 종류의 방법은 하기에 열거한 문제점을 갖고 있다.
(1)상이한 비트 비의 수신기들이 단일 페이징 시스템내에 공존할 수 없다.
(2)각각의 코드 워드가 통상적으로 에러 정정 코딩(coding)을 행하지만, 비트 비가 증가하면 한 코드 워드의 시간 길이가 감소되므로, 신호는 페이딩(fading)으로 인해 무선 채널 상에서 종종 발생하는 버스트 에러(bursterror)에 취약하게 된다.
종래 기술의 다른 고속 비트 비 실시예는 예를 들어 본 발명의 출원인에게 양도되고 오히아기(Ohyagi)등에게 1987년 2월 10일자로 허여된 미합중국 특허 제4,642,632호에 기술된 바와 같이 정보 종류에 따라 비트비를 변화시키는 것이다(예, 한 어드레스에 대해 300비트/sec, 및 한 메시지에 대해 600비트/sec). 그러나, 이러한 실시예는 한 정보 종류에 대한 비트 비가 고정되어 있기 때문에 (예, 한 어드레스에 대해 항상 300비트/sec), 교통량에 따라 비트 비를 변화시킬 수 없다.
그러므로, 본 발명의 목적은 상이한 비트 비의 수신기를 수용하는 무선 페이징 시스템을 제공하기 위한 것이다.
본 발명의 다른 목적은 비트 비가 증가 되더라도 버스트 에러가 방지되는 무선 페이징 시스템을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 상술한 무선 페이징 시스템의 수신기를 제공하기 위한 것이다.
본 발명에 따르면, 비트 비 NㆍR(N은 양의 정수이고, R은 기본 비트 비 임)을 나타내는 신호에 응답하여 차수(degree) N을 나타내는 제1신호를 발생시키기 위한 차수 표시 수단, 인터리브된(interleaved) 신호를 발생시키기 위해 제1신호에 응답하여 비트 비 NㆍR을 갖고 있는 입력 데이터를 N-차 인터리브하기 위한 인터리브수단, 및 인터리브된 신호를 전송하기 위한 송신 수단으로 포함하는 페이징 시스템용 송신기가 제공된다.
본 발명의 페이징 수신기는 비트 비가 NㆍR(N은 양의 정수이고, R은 기본 비트 비 임)인 신호를 수신하기 위한 수신 수단, N을 나타내는 제1신호를 출력시키기 위한 비트 비 표시 수단, 디-인터리브된(de-interleaved)신호를 발생시키기 위해 제1신호에 응답하여 수신되는 신호를 N-차수 디-인터리브하기 위한 디-인터리브 수단, 및 디-인터리브된 신호내에 포함된 페이징 어드레스번호가 수신기에 할당된 어드레스 번호인지의 여부를 결정하기 위한 결정 수단을 포함한다.
특히, 인터리브 차수는 비트 비에 비례하여 변한다. 즉, 비트 비가 2R(N=2)일 때 2차 디-인터리브가 실행되고, 비트 비가 3R(N=3)일 때 3차 디-이터리브가 실행되며, 비트 비가 NㆍR일때 N-차 디-인터리브가 실행된다.
이제 첨부 도면을 참조하여 본 발명의 상기 목적, 특징 및 장점과 그외의 다른 목적, 특징 및 장점에 대해서 상세하게 기술하겠다.
제1도를 참조하면, 본 발명에 따른 무선 페이징 시스템의 송신측이 도시되어 있는데, 인터리브 차수 표시 테이블(11)을 포함한다. 전송 데이터의 특정한 비트비를 설정하기 위한 신호 SB는 지정된 비트 비에 비례하는 인터리브 차수를 표시하기 위한 시혼 SD를 발생시키는 인터리브 차수 표시 테이블(11)에 단자(16)을 통해 인가된다. 예를 들어, 지정된 비트 비가 NㆍR(N=1,2,3,4,8,...)일때, 테이블(11)은 N차 인터리브 표시 신호 SD를 발생시킨다. 여기서, R은 인터리브가 실행되지 않는 동안 사용될 기본 비트 비를 나타낸다. 테이블(11)의 출력 SD는 인터리브 회로(12)에 공급된다. 또한, 인터리브 회로(12)에는 클럭 발생기(17)에 의해 발생되는 클럭 및 리셋트 펄스도 공급된다. 응답시에, 인터리브 회로(12)는 단자(15)를 통해 들어오는 입력 데이터 d1에 N-차 인터리브를 인가하는데, 최종적인 신호 d2는 변조 및 송신부(13)에 전달된다. 변조 및 송신부(13)은, 예를 들어 주파수 전이 키잉(FSK) 원리에 따라 신호 d2를 반송파로 변조하여 안테나(14)를 통해 전송한다.
비트 비 NㆍR을 나타내는 신호 SD는 전화 교환기로부터 공급되는 직렬 데이터일 수 있다. 이러한 경우에, 인터리브 차수 표시 테이블(11)은 직렬 데이터를 병렬 데이터로 변환시키기 위한 직렬-대-병렬(S/P) 변환기, 및 병렬 데이터에 의해 어드레스되는 인터리브 차수 데이터 N을 나타내는 신호 SD를 발생시키기 위한 판독 전용 메모리(ROM)로 실행될 수 있다.
제2도를 참조하면, 인터리브 회로(12)가 상세하게 도시되어 있다. 도시한 바와 같이, 인터리브 회로(12)는 동속 호출 메모리(RAM,21), N-비트 카운트(23과 24), L-비트 카운터(22와 25), T플립-플롭(F/F, 26), 인버터(27), 클럭 발생기(28와 29), 및 지연 회로(30)을 포함한다. 여기서, L은 인터리브될 코드워드의 길이를 나타낸다. 입력 단자(31)에 인가된 입력 데이터 d1은 L-비트 카운터(22)와 N-비트카운터(23)에 의해 차례로 지정되는 어드레스에 의해 지정되는 RAM(21)에 메모리 영역 내에 순차적으로 기입된다. 출력 데이터 d1는 L-비트 카운터(25)와 N-비트 카운터(24)에 의해 차례로 지정되는 어드레스에 의해 지정되는 RAM(21)의 메모리 영역에서 순차적으로 독출되는데, 데이터 d2는 출력 단자(32)에 인가된다. RAM(21)은 2개의 분리된 뱅크로 나누어지는데, 이 중의 한 뱅크는 독출용으로 사용되고 다른 한 뱅크는 기입용으로 사용된다. 상세하게 말하면, 기입 뱅크와 독출 뱅크는 T-F/F(26)과 인버터(27)에 의해 인터리브 블록에 기초하여 교호로 선택된다.
클럭 발생기(28와 29)는 각각 인터리브 차수 N1과 N2에 비례하는 클럭 C1과 C2(=N1ㆍR과 N2ㆍR)을 각각 발생시킨다. 지연 회로(30)은 N1을 나타내는 입력 SD4을 한 인터리브 블록만큼 지연시키도록 작용하여, 출력 데이터 d2의 인터리브 차수 N2를 나타내는 신호 SD2를 발생시킨다.
제2도에 도시한 회로의 동작에 대해서 제3a도 내지 제3d도와 제4도를 참조하여 기술하겠다. 이 도면에서, L은 한 페이징 신호의 코드워드 길이를 나타내고, 한 인터리브 블록 길이를 NxL이라고 가정한다. 또한, (a11,a12,...,a1L), (a21,a22,...a2L), (b21,b22,...,b2L)은 각각 페이징 신호의 코드워드이다.
제4도에 도시한 바와 같이, 전송 데이터 d1은 한 인터리브 블록이 다른 인터리브 블록과 비트 비가 상이하게 되어 있고, 각각 인터리브 블록이 고정된 길이로 되어 있다고 가정한다. 인터리브 차수는 비트비에 비례한다. 인터리브 차수 N1이 RAM(21)내에 데이터 d1을 기입하게 되어 있고, 인터리브차수 N2는 인터리브 차수 N1전에 한 블록을 발생시키고 RAM(21)에서 데이터 d2를 독출하기에 적합한 인터리브 차수이다. 클럭 C1 및 C2은 인터리브 주파수 N1및 N2에 각각 비례하는 주파수 N1ㆍR 및 N2ㆍR를 각각 갖고 있다. 리셋트 신호 r는 기입 카운터(22 및 23)과 독출 카운터(24 및 25)를 동상으로 정합시키기 위해, 임시 요구(occasion demand)로서 인터리브 블록의 헤드(head)에서 단자(33, 제2도)에 인가된다.
입력 데이터 d1은 제3a도와 제3c도에 도시한 순차들중의 한 순차로 L-비트 카운트 및 N-비트 카운터(22 및 23)에 의해 각각 지정된 어드레스에 의해 지정되는 RAM(21)의 메모리 영역내에 기입된다. 상세하게 말하면, 제3a도는 인터리브 차수 1에 대한 기입 순서를 도시한 것으로, 입력 데이터는 a11,a12,...,a1L의 순차로 기입된다. 제3c도는 인터리브 차수 2에 대한 기입 순서를 도시한 것으로, 입력 데이터 a21,a22,...,a2L의 순차로 기입된 다음 b21,b22,...,b2L의 순차로 기입된다. 한편, 출력 데이터 d2는 제3b도 및 제3d도에 도시한 순서로 N-비트 카운터 및 L-비스 카운터(24 및 25)에 의해 각각 지정된 어드레스에 의해 지정되는 RAM(21)의 메모리 영역에서 독출된다. 상세하게 말하면, 제3b도는 인터리브 인터리브 차수 1에 대응하는 독출 순서를 도시한 것으로, 데이터는 기입된 순차와 동일한 순차로 독출된다. 제3d도는 인터리브 차수 2에 대응하는 독출 순서를 도시한 것으로, 데이터는 a21,b21,b22,...,a2,b2의 순차로 독출된다. 이 결과, 제4도의 아래에 도시한 바와 같이, 전송 데이터 d2는 비트 비에 비례하는 인터리브 차수로 인터리브되어 발생된다.
제5도를 참조하면, 본 발명에 따른 페이징 시스템의 수신기가 도시되어 있다. 도시한 바와 같이, 이 수신기는 안테나(101)과, 이 안테나(101)을 통해 인입하는 변조된 반송파를 수신하여 복조해서 복조 신호 d3를 발생시키는 수신 및 복조부(102)을 포함한다. 반송파는 FSK변조될 수 있다. 디-인터리브 회로 또는 N-차수 디-인터리브 수단(103)은 비트-비 표시 테이블 또는 비트-비표시 수단(104)에 의해 지정되는 비트 비(NㆍR)에 따라 복조된 신호 d3를 N-차 디-인터리브시킨다. 차수 N을 나타내는 데이터는 미리 테이블(104)내에 저장된다. 페이징 신호 검출부(105)는 디-인터리브 회로(103)의 디-인터리브 출력 d4에서 수신기에 페이징 신호를 검출할 때 스피커 또는 이와 유사한 호출 수단(106)을 작동시킨다. 또한, 클럭 동기 부(107)은 비트 비 표시 테이블(104)에 의해 지정된 비트 비로 복조 신호 d3에 동기되는 클럭 c 및 리셋트 펄스 r를 발생시키는 기능을 한다.
제6도에서, d3과 d4는 제5도에 도시한 바와 같은 복조 신호 d3와 디-인터리브 신호 d4를 각각 나타내는데, N은 1,2 및 4라고 가정한다. 한 페이징 신호의 코드워드 길이를 L이라고 가정하고, 인터리브 블록 길이는 N×L이라고 가정한다. 또한, (a11,a12,...,a1), (a21,a22, ...,a2)등은 각각 한 페이징 신호의 코드워드를 나타낸다.
제7도를 참조하면, 제5도의 비트 비 지정 수단(104) 및 N-차 디-인터리브 수단(103)의 특징 구조가 블록계통도로 도시되어 있다. 이 도면에는, 데이터 입력 단자 DIN, 데이터 출력 단자 DOUT, 입력 어드레스 입력 단자 AIN, 및 출력 어드레스 입력단자 AOUT를 갖고 있는 RAM(201)이 도시되어 있다. 페이징 신호의 코드워드 길이가 L이고, 인터리브 길이가 N이며, 인터리브 블록 길이가 N×L이라고 가정하고, L-비트 카운터(203과 106), N-비트 카운터(202와 207), 및 T-F/F(204)가 제공된다. 제6도에 도시한 다수의 단면도에서, C, RE, N 및 OVR은 각각 클럭 입력 단자, 리셋트 입력 단자, 주파수 분할 수(N) 입력 단자, 및 오버 플로우(over flow) 출력단자를 나타낸다. 참조 번호(205)는 인버터를 나타낸다. 지금까지 기술한 회로 소자(201 내지 207)은 N-차 디-인터리브 수단을 구성한다.
제5도의 비트 비 표시 테이블(104)에 대응하는 ROM(208)은 비트 비(NㆍR)을 지정하기에 적합하게 되어 있고, 값 N을 나타내는 신호 SD를 발생시킨다. 여기서, 기본 비트 비 R은 이미 결정되었다고 가정한다.
RAM(201)의 입력 어드레스(AIN)는 N-비트 카운터(202), L-비트 카운터(203) 및 T-F/F(204)에 의해 지정된다. 카운터(202와 203) 및 T-F/F(204)의 출력 신호들을 각각 a1,a2, 및 a3[a1=0 내지 (N-1), a2=0 내지 (L-1), a3=0 또는 1]이라고 가정하면, 입력 어드레스(AIN)은 다음과 같이 표시 된다.
AIN=a3ㆍLㆍN+a2ㆍN+a1
이와 마찬가지로, 출력 어드레스(AOUT)는 L-비트 카운터(206), N-비트카운터(207) 및 인버터(205)에 의해 지정된다. L-비트 카운터(206), N-비트 카운터(207) 및 인버터(205)의 출력 신호들이 각각 a'1,a'2, 및 a'3[a'1=0 내지 (L-1), a'2=0 내지 (N-1), a'3=0 또는 1]이라고 가정하면, 출력 어드레스(AOUT)는 다음과 같이 된다.
AOUT=a'3ㆍLㆍNㆍ+a'2ㆍL+a'1
여기서, a'3은 a3의 반전 형태이다. 즉, a3=0일 때 a'3=1이고, a3=1일 때 a'3=O이다.
그러므로, RAM(201)에 인가된 데이터는 N-차 인터리브되고 그 다음 RAM(201)에 의해 출력된다. 상세하게 말하면, N=2일 때, a11,b11,a12,b12,a13,b13,..., a1L,b1L...의 순차로 입력되는 데이터는 제8도에 도시한 바와 같이 a11,a12,a13,...a1L,b11,b12,b13,...b1L,...의 순차로 출력된다. RAM(201)이 2개의 분리된 뱅크를 갖고 있기 때문에 한 지연 블록이 생긴다. 그러나, 인터리브 회로(제2도)와 반대로, NㆍR 비트 비가 수신기의 경우에 고정되어 있기 때문에 지연 회로가 필요 없다.
요약해서 말하면, 본 발명에 따르면, 비트 비(NㆍR)에 비례하는 차수의 디-인터리브가 실행되어, 교통량에 접합하는 비트 비가 선택될 수 있게 하기 때문에 한 페이징 시스템이 상이한 비트 비의 수신기를 수용할 수 있다는 것을 알 수 있다. 또한, 페이징 시스템의 코드워드 길이(시간 길이)가 비트 비와 무관하게 1/R의 시간 지연 범위내에 일정하게 유지되기 때문에, 페이딩으로 인해 무선 채널상에서 종종 발생하는 거의 동일한 길이의 버스트 에러가 비트 비와 무관하게 동일한 에러 정정 코드에 의해 정정될 수 있다. 본 발명은 특히 비트 비가 증가하면 버스트 에러에 더욱 민감하게 되는 종래 기술의 시스템의 문제점을 해결한다.

Claims (17)

  1. 비트 비 NㆍR(N은 양의 정수이고, R은 기본 비트 비임)을 나타내는 신호에 응답하여 차수 N을 나타내는 제1신호를 발생시키기 위한 차수 표시 수단(11), 인터리브되는 신호를 발생시키기 위해 상기 제1신호에 응답하여 비트 비 NㆍR을 갖고 있는 입력 데이터를 N차 인터리브시키기 위한 인터리브 수단(12) 및 상기 인터리브된 신호를 전송하기 위한 송신 수단(13,14)을 포함하는 것을 특징으로 하는 페이징 시스템용 송신기.
  2. 제1항에 있어서, 상기 송신 수단이 상기 인터리브된 신호를 반송파로 주파수 전이 키잉(FSK) 변조시키기 위한 수단을 포함하는 것을 특징으로하는 송신기.
  3. 제1항에 있어서, 상기 인터리브 수단이, 제1 및 제2메모리 뱅크를 갖고 있는 메모리수단(21), 상기 입력 데이터의 인터리브 블록에 의해 상기 제1 및 제2메모리 뱅크를 기입 및 독출 모우드 교호 인터리블럭으로 스위칭하기 위한 수단(26,27), 상기 제1신호에 응답하여 제1어드레스를 출력시키기 위한 제1어드레스 출력 수단(22,23), 상기 제1신호를 상기 입력 데이터의 한 인터리브 블록 만큼 지연시키기 위한 지연 수단(30), 상기 지연 수단의 출력에 응답하여, 상기 제1어드레스를 N-차 인터리브시킴으로써 발생되는 제2어드레스를 출력시키기 위한 제2어드레스 출력수단(24,25), 상기 제1어드레스에 대응하는 상기 제1 및 제2메모리 뱅크들중 어느 한 메모리 뱅크의 메모리 영역내에 상기 입력 데이터(DIN)를 가입하기 위한 수단(31), 및 상기 제2어드레스에 대응하는 상기 제1 및 제2메모리 뱅크들중 어느 한 메모리 뱅크의 메모리 영역에서 상기 인터리브된 신호(DOUT)를 독출하기 위한 수단(32)을 포함하는 것을 특징으로 하는 송신기.
  4. 제1항에 있어서, 상기 메모리 수단이 등속호출 메모리를 포함하는 것을 특징으로 하는 송신기.
  5. 제3항에 있어서, 상기 인터리브 블록이 N×L(L은 기본 비트 비로 상기 입력 데이터의 한 프레임을 구성하는 길이임)의 길이로 되어 있고, 각각의 상기 제1 및 제2어드레스 출력 수단이 N-비트 카운터(23,24)와 L-비트 카운터(22,25)를 포함하는 것을 특징으로 하는 송신기.
  6. 비트 비가 NㆍR(N은 양의 정수이고, R은 기본 비트 비임)인 신호를 수신하기 위한 수단(101,102), N을 나타내는 제1신호를 출력시키기 위한 비트 비표시 수단(140), 디-인터리브되는 신호를 발생시키도록 상기 제1신호에 응답하여 수신된 신호를 N-차 디-인터리브시키기 위한 디-인터리브 수단(103), 및 상기 디-인터리브된 신호에 포함된 페이징 어드레스 번호가 상기 수신기에 할당되는 어드레스 번호인지의 여부를 결정하기 위한 결정 수단(105)을 포함하는 것을 특징으로 하는 페이징 시스템용 수신기.
  7. 제6항에 있어서, 상기 결정 수단의 출력에 응답하여 가청 알람을 발생시키기 위한 알람 수단(106)을 포함하는 것을 특징으로 하는 수신기.
  8. 제6항에 있어서, 상기 디-인터리브 수단이, 제1 및 제2메모리 뱅크를 갖고 있는 메모리 수단(201), 수신 데이터의 인터리브 블록에 의해 상기 제1 및 제2메모리 뱅크를 기입 및 독출 모우드 교호 인터리브 블록으로 스위칭 하기 위한 수단(204,205), 상기 제1신호에 응답하여 제1어드레스를 출력시키기 위한 제1어드레스 출력 수단(202,203), 상기 제1신호에 응답하여 상기 제1어드레스에 N-차 디-인터리브를 인가함으로써 발생되는 제2어드레스를 출력시키기 위한 제2어드레스 출력 수단(206,207), 상기 제1어드레스에 대응하는 상기 제1 및 제2메모리 뱅크들중 어느 한 메모리 뱅크의 메모리 영역역내에 상기 수신된 데이터(DIN)를 기입하기 위한 수단(209), 상기 제2어드레스에 대응하는 상기 제1 및 제2메모리 뱅크들중 어느 한 메모리 뱅크의 메모리 영역에서 상기 디-인터리브된 신호(DOUT)를 독출하기 위한 수단(210)을 포함하는 것을 특징으로 하는 수신기.
  9. 제8항에 있어서, 상기 메모리 수단이 등속호출 메모리를 포함하는 것을 특징으로 하는 수신기.
  10. 제8항에 있어서, 상기 인터리브 블록이 N×L(L은 기본 비트 비로 상기 입력 데이터의 한 프레임을 구성하는 길이임)의 길이로 되어 있고, 각각의 상기 제1 및 제2어드레스 출력 수단이 N-비트 카운터(202,207) 및 L-비트 카운터(2-3,206)을 포함하는 것을 특징으로 하는 수신기.
  11. NㆍR(N은 양의 정수이고, R은 기본 비트 비임)의 비트 비를 갖고 있는 페이징 신호를 N-차 인터리브시키고 N-차 인터리브된 페이징 신호를 전송하기 위한 수단, 디-인터리브된 신호를 출력시키도록 전송되는 페이징 신호를 N-차 디-인터리브시키기 위한 수단(101,102,103,104,107) 및 상기 디-인터리브된 신호가 목표하는 페이징 신호를 포함하는지의 여부를 결정하기 위한 결정 수단(105)을 포함하는 것을 특징으로 하는 페이징 시스템.
  12. 제11항에 있어서, 상기 디-인터리브된 신호가 상기 목표하는 페이징 신호를 포함한다는 것을 나타내는 상기 결정 수단의 출력에 응답하여 가청 알람을 발생시키기 위한 수단(106)을 포함하는 것을 특징으로 하는 시스템.
  13. 디지털 변조된 신호를 수신하여 복조시키기, 이 복조된 신호에서 상기 수신기의 페이징 신호를 검출할 때, 호출 신호를 발생시키기 위한 페이징 수신기에 있어서, 신호 전송의 비트 비 NㆍR(N은 양의 정수이고, R은 기본 비트 비임)을 표시하기 위한 수단(104), 및 상기 비트 비 표시 수단에 의해 표시되는 비트 비에 응답하여 상기 복조된 신호를 N-차 디-인터리브시키기 위한 수단(103)을 포함하는 것을 특징으로 하는 페이징 수신기.
  14. 페이징 신호를 전송 및 수신하기 위한 방법에 있어서, 비트 비가 NㆍR(N은 양의 정수이고, R은 기본 비트 비임)인 페이징 신호를 N-차 인터리브시키는 단계, 인터리브된 페이징 신호를 전송하는 단계, 인터리브되는 신호를 발생시키기 위해 전송된 페이징 신호를 N-차 디-인터리브시키는 단계, 및 상기 디-인터리브된 신호가 목표하는 페이징 신호를 포함하는 지의 여부를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 디-인터리브된 신호가 상기 목표하는 페이징 신호를 포함했다고 결정될 때 가청 알람을 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 페이징 신호를 수신하는 방법에 있어서 비트 비가 NㆍR(N은 양의 정수이고, R은 기본 비트 비임)인 신호를 수신하는 단계, 디-인터리브된 신호를 발생시키도록 수신된 신호를 N-차 디-인터리브시키는 단계, 및 상기 디-인터리브된 신호가 목표하는 페이징 신호를 포함하는 지의 여부를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 디-인터리브된 신호가 상기 목표하는 페이징 신호를 포함할 때 가청 알람을 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
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