KR880004653A - 전송속도가 상이한 무선 페이징 시스템 및 이의 수신기 - Google Patents

전송속도가 상이한 무선 페이징 시스템 및 이의 수신기 Download PDF

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KR880004653A
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Abstract

내용 없음

Description

전송속도가 상이한 무선 페이징 시스템 및 이의 수신기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 사용하는 무선 페이징 시스템의 송신 측을 도시한 개략 블럭 계통도.
제2도는 제1도의 시스템 내에 포함되는 인터러브 회로의 특정 구조를 도시한 블럭 계통도.

Claims (17)

  1. 비트 비 N.R(N은 양의 정수이고 R은 기본 비트비임)을 나타내는 신호에 응답하여 차수N을 나타내는 제1신호를 발생시키기 위한 차수 표시 장치, 인터리브된 신호를 발생시키기 위해 제1 신호에 응답하여 비트 비 N.R을 갖고 있는 입력 데이타를 N차수 인터리브 시키기 위한 인터리브 장치, 및 인터리브된 신호를 전송하기 위한 송신 장치로 구성된 것을 특징으로 하는 페이징 시스템용 송신기.
  2. 제1항에 있어서, 송신 장치가 인터리브된 신호로 반송파를 주파수 전이 키잉(FSK) 변조 하기 위한 장치로 구성된 것을 특징으로 하는 송신기.
  3. 제1항에 있어서, 인터리브 장치가, 제1 및 제2메모리 뱅크를 갖고 있는 메모리 장치, 입력 데이타의 인터리브 블럭에 의해 기입 및 독출 모우드 교호 인터리브 블럭으로 제1 및 제2 메모리 뱅크를 스위칭하기 위한 장치, 제1 신호에 응답하여 제1 어드레스를 출력시키기 위한 제1 어드레스 출력 장치, 입력 데이타의 한 인터리ㅡ 블럭 만큼 제1 신호를 지연시키기 위한 지연장치, 지연 장치의 출력에 응답하여, 제1 어드레스를 N-차수인터리브 시킴으로써 발생되는 제2 어드레스를 출력시키기 위한 제2 어드레스 출력장치, 제1 어드레스에 대응하는 소정의 제1 및 제2 메모리 뱅크의 메모리 지역 내에 입력 데이타를 기입하기 위한 장치, 및 제2 어드레스에 대응하는 소정의 제1 및 제2 메모리 뱅크의 메모리지역에서 인터리브된 신호를 독출하기 위한 장치로 구성된 것을 특징으로 하는 송신기.
  4. 제1항에 있어서, 메모리 장치가 등속 호출 메모리로 구성된 것을 특징으로 하는 송신기.
  5. 제3항에 있어서, 인터리브 블럭이 MxL(L은 기본 비트 비로 입력 데이타의 한 프레임을 구성하는 길이임)의 길이로 되어 있고, 각각의 제1 및 제2 어드레스 출력 장치가 N-비트 카운터와 L-비트 카운터로 구성된 것을 특징으로 하는 송신기.
  6. 비트 비가 N.R(N은 양의 정수이고 R은 기본 비트 비임)인 신호를 수신하기 위한 수신 장치, N을 나타내는 제1 신호를 출력시키기 위한 비트 비표시장치, 디-인터리브된 신호를 발생시키도록 제1 신호에 응답하여 수신 신호를 N-차수 디-인터리브 시키기 위한 디-인터리브 장치, 및 디-인터리브 신호에 포함된 페이징 어드레스 번호가 수신기에 할당되는 어드레스 번호인지의 여부를 결정하기 위한 결정 장치로 구성된 것을 특징으로 하는 페이징 시스템용 수신기.
  7. 제6항에 있어서, 결정 장치의 출력에 응답하여 가청 알림을 발생시키기 위한 알람 장치를 포함하는 것을 특징으로 하는 수신기.
  8. 제6항에 있어서, 디-인터리브 장치가, 제1 및 제2 메모리 뱅크를 갖고 있는 메모리 장치, 수신 데이타의 인터리브 블럭에 의해 기입 및 독출 모우드 교호 인터리브 블럭으로 제1 및 제2 메모리 뱅크를 스위칭 하기 위한 장치, 제1신호에 응답하여 제1어드레스를 출력시키기 위한 제1어드레스 출력장치, 제1 신호에 응답하여, 제1 어드레스에 N-차수 디-인터리브를 인가함으로써 발생되는 제2 어드레스를 출력시키기 위한 제2 어드레스를 기입하기 위한 장치, 제1 어드레스에 대응하는 제1 및 제2 메모리 뱅크의 메모리 지역내에 수신 데이타를 기입하기 위한 장치, 및 제2 어드레스에 대응하는 소정의 제1 및 제2 메모리 뱅크의 메모리 지역에서 디-인터리브된 신호를 독출하기 위한 장치로 구성된 것을 특징으로 하는 수신기.
  9. 제8항에 있어서, 메모리 장치가 등속 호출 메모리로 구성된 것을 특징으로 하는 수신기.
  10. 제8항에 있어서, 인터리브 블럭이 NxL(L은 기본 비트 비로 입력 데이타의 하 프레임을 구성하는 길이임)의 길이로 되어 있고, 각각의 제1 및 제2 어드레스 출력 장치가 N-비트 카운터와 L-비트 카운터로 구성된 것을 특징으로 하는 송신기.
  11. N.R(N은 양의 정수이고 R은 기본 비트 비임)의 비트 비를 갖고 있는 페이징 신호를 N-차수 인터리브 시키고 N-차수 인터리브 페이징 신호를 전송하기 위한 장치, 디-인터리브된 신호를 출력시키도록 전송된 페이징 신호를 N-차수 인터리브시키기 위한 장치, 및 디-인터리브된 신호가 바람직한 페이징 신호를 포함하는 지의 여부를 결정하기 위한 결정 장치로 구성된 것을 특징으로 하는 페이징 시스템.
  12. 제11항에 있어서, 디-인터리브된 신호가 바람직한 페이징 신호를 포함한다는 것을 타나내는 결정 장치의 출력에 응답하여 가청 알람을 발생시키기 위한 장치를 포함하는 것을 특징으로 하는 것을 특징으로 하는 시스템.
  13. 디지탈 변조된 신호를 수신하여 복조시키고, 이 복조신호에서 수신기의 페이징 신호를 검출할 때, 예고 신호를 발생시키기 위한 페이징 수신기에 있어서, 신호 전송의 비트 비 N.R(N은 양의 정수이고, R은 기본 비트 비임)을 나타내기 위한 장치, 및 비트 비 표시 장치에 의해 표시되는 비트 비에 응답하여 복조 신호를 N-차수 디-인터리브시키기 위한 장치로 구성된 것을 특징으로 하는 페이징 수신기.
  14. 페이징 신호를 전송 및 수신하기 위한 방법에 있어서, 비트 비가 N.R(N은 양의 정수이고, R은 기본 비트 비임)인 페이징 신호를 N-차수 인터리브 시키는 수단, 인터리브된 페이징 신호를 전송하는 수단, 디-인터리브된 신호를 발생시키기 위해 전송된 페이징 신호를 N-차수 디-인터리브시키는 수단, 및 디-인터리브된 신호가 바람직한 페이징 신호를 포함하는 지의 여부를 결정하는 수단을 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 디-인터리브된 신호가 바람직한 페이징 신호를 포함한다는 것을 결정할 때 가청 알람을 발생시키는 수단을 포함하는 것을 특징으로 하는 방법.
  16. 페이징 신호를 수신하는 방법에 있어서, 비트 비가 N.R(N은 양의 정수이고, R은 기본 비트 비임)인 신호를 수신하는 수단, 디-인터리브된 신호를 발생시키도록 수신 신호를 N-차수 디-인터리브시키는 수단, 및 디-인터리브된 신호가 바람직한 페이징 신호를 포함하는 지의 여부를 결정하는 수단을 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 디-인터리브된 신호가 바람지간 페이징 신호를 포함할 때 가청 알람을 발생시키는 수단을 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870010965A 1986-09-30 1987-09-30 전송 속도가 상이한 무선 페이징 시스템 및 이의 수신기 KR910000796B1 (ko)

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