KR910000096B1 - 유도 전동기의 역률 개선장치 - Google Patents

Abstract

내용 없음.

Description

유도 전동기의 역률 개선장치

제1도는 종래의 유도전동기 역률 개선장치의 일례를 보인 블록도.

제2도는 종래의 유도전동기 역률 개선장치의 또다른 예를 보인 블록도.

제3도는 본 발명에 따른 유도전동기 역률 개선장치의 블록도.

제4도는 본 발명의 일실시예를 도시한 회로도.

제5도는 제4도의 각부 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 전압 제로 크로싱 검출부 12 : 램프 발생부

13 : 전류 제로 크로싱 검출부 14 : 역률 제어부

15 : 논리 회로부 16 : 가산 증폭기

17 : 램프 및 에러전압 비교부 18 : 전류 감지부

19 : 트라이액 M : 유도전동기

21 : 전력 변환부 22 : 베이스 드라이버

23 : 제로 크로싱 검출 및 인터럽트 신호 발생부

24 : 제어신호 발생부 50 : 제2논리회로

25 : 기동 보호회로 26 : 전류/전압 변환부

27 : 파형 합성부 28 : 릴레이 제어부

29 : D/A 변환기 31 : 마이콤

10 : 라인 전류 제로 크로싱 검출부

20 : 라인 전류 제로 크로싱 검출부

30 : 클럭 발생부 40 : 클럭 제어부

90 : 제2논리회로 60 : 제1카운터

70 : 제2카운터 80 : 비교부

100 : 트라이액 드라이버 110 : 교류전원

120 : 유도전동기(M) 130 : 트라이액

140 : 트랜스포머 150 : DC전원부

본 발명은 유도전동기의 역률 개선장치에 관한 것으로, 특히 유도전동기에 인가되는 전압과 유도 전동기에 흐르는 전류의 위상차를 계산하여 부하율에 따라 변동되는 위상차에 대응하여 유도전동기의 전압 위상을 자동으로 제어하는 유도전동기의 역률 개선장치에 관한 것이다.

유도전동기는 그 자체가 유도성 부하이므로 전압과 전류사이에 "θ"만큼의 소정각도의 위상차가 존재하며, 이 위상차가 클수록 유도전동기의 손실(Loss)은 증가하며, 통상 상기 위상차(θ)의 코사인 함수(cosθ)가 유도전동기의 운전역률로 표시되고 있다.

유도전동기는 경부하시에 역률이 급격히 감소하는 특성을 갖고 있으며, 역률이 작을수록 유도 전동기의 손실이 증가될 뿐만아니라 전력 사용율도 증가하게 된다. 따라서 유도전동기의 효율을 개선하기 위한 수단으로 종래에는 PWM(Pulse Width Modulation)의 쵸퍼(Chopper)방식이나 트라이액(TRIAC)을 사용한 위상제어방식이 사용되어 왔으며, 트라이액을 사용한 대표적인 방법으로 미국 특허 4,052,648에 나타난 바와 같이 사용하는 부하에 따라서 가변저항 소자인 POTENTIOMETER(역률조정용)를 조절하여 최대의 효율을 발휘할 수 있는 점을 찾아 주도록 하고 있다.

제1도는 상기 미국 특허 제4,052,648의 블록도를 나타낸다.

상기 방식에서는 유도전동기의 라인 전압과 라인 전류의 위상차를 검출하고 이 위상차와 역률지령신호(POWER FACTOR COMMEND SIGNAL)를 더하여 에러신호를 만들고, 이를 램프(RAMP)바와 비교하여 트라이액의 게이트신호을 형성하도록 되어 있다. 여기에서 역률 지령 신호는 포텐시오미터(POTENTIOMETER)를 이용한 것으로 이는 조작자가 사용하는 유도전동기의 종류나 부하에 따라서 임의로 선정해 주도록 되어 있기 때문에 상기 포텐시오미터를 한번 셋팅해 놓으면 설정지점에서 최대의 효율을 발휘할 수 밖에 없으므로 부하 변동이 극심한 경우나 유도전동기의 기종이 바뀔 경우에는 최대의 효율을 발휘할 수 없는 문제점을 안고 있다.

또한 제2도는 PWM 교류 쵸퍼방식의 일례로 이 방식은 부하 전압의 외형률이 우수하고, 전원 측의 역률 개선효과가 높아 유도전동기의 효율을 높여 줄 수 있는 장점이 있으나 PWM의 주요 변환회로 및 구동회로등 회로가 복잡하여 원가 상승의 요인이 발생하는 단점을 안고 있다.

따라서 본 발명의 목적은 상기 결점을 해소하기 위한 것으로, 디지탈 소자를 사용한 논리소자들의 연산과정을 통하여 자동적으로 위상제어가 수행되게 함과 동시에 교류전원 전압의 반주기마다 위상제어에 들어가게 함으로써 부하의 급격한 변동에도 신속하게 대응할 수 있는 유도전동기의 역율 개선장치를 제공함에 있다.

본 발명의 또다른 목적은 유도전동기의 종류에 관계없이 사용될 수 있고 PWM 쵸퍼방식에 비해 그 구조를 간단하게 구성할 수 있는 유도전동기의 역율 개선장치를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 블록도로서, 트라이액(130)을 통해서 유도전동기(120)에 흐르는 전류 파형의 제로 크로싱 점을 감지하여 그 제로 크로싱 점에서 논리 레벨이 천이되는 소정의 펄스신호를 출력하는 라인 전류제로 크로싱 검출부(10)와, 교류전원(110)으로부터 상기 유도전동기(120)에 인가되는 전압 파형의 제로 크로싱 점을 감지하여 그 제로 크로싱 점에서 논리 레벨이 천이되는 소정의 펄스신호를 출력하는 라인 전압제로 크로싱 검출부(20)와, 소정의 클럭신호를 출력하는 클럭발생부(30)와, 상기 라인 전류 제로 크로싱 검출부(10)와 라인 전압 제로 크로싱 검출부(20)로부터 출력된 펄스신호를 논리연산하여 전류 위상 검출 제어신호와 전압 위상 검출 제어신호를 각각 출력하는 제1논리회로(50)와, 상기 클럭발생부(30)에 발생되는 소정 클럭신호를 선택하여 출력하는 클럭 제어부(40)와, 상기 클럭제어부(40)로부터 선택 출력되는 클럭신호를 각각 카운트하는 제1,2카운터 수단(60,70)과, 상기 제1,2카운터 수단(60,70)에서 소정 카운트되어 출력된 각각의 데이타를 서로 비교하여 비교결과에 대응하는 논리신호를 출력함과 동시에 상기 논리신호중의 소정 상태를 상기 제1논리회로(50)에 전달하여 상기 전류 검출 위상 제어신호로써 출력되게 하는 비교부(80)와, 상기 비교부(80)에서 출력되는 논리신호와 상기 클럭 발생부(30)의 발생 클럭신호를 입력하여 논리 연산함으로써 소정의 위상 제어신호를 출력하는 제2논리회로(90)와, 상기 제2논리회로(90)의 출력에 따라 상기 유도전동기(120)의 전력인가 상태를 제어하는 상기 트라이액(130)의 동작을 제어하는 트라이액 드라이버(100)로 구성된다.

제4도는 본 발명의 일 실시예에 따른 상세회로도로서, OP 앰프(111,1112)와 다이오드(113,114)로 구성된 부분이 상기 라인 전류 제로 크로싱 검출부(10)에 대응하고, 저항(121,122,123), 캐패시터(124) 및 OP 앰프(125,126)로 구성된 부분이 상기 라인 전압 제로 크로싱 검출부(20)에 대응하고, 익스클루시브-OR 게이트(51)와 AND 게이트(52,53)으로 구성된 부분이 상기 제1논리회로(50)에 대응하고, JK-플립플롭(46,47), 저항(41,42,43,46) 및 트랜지스터(44,45)로 구성된 부분이 상기 클럭 제어부(40)에 대응하고, 제1,2카운터(60,70)가 상기 제1,2카운터 수단(60,70)에 대응한 것으로 동일 부호를 사용하였다. 비교기(83), OR 게이트(81), 저항(82) 및 캐패시터(84)로 구성된 부분이 상기 비교부(80)에 대응하고, 플립플롭(91), AND 게이트(94), 인버터(92,93), OR 게이트(95), 저항(91) 및 캐패시터(97)로 구성된 부분이 상기 제2논리회로(90)에 대응하고, 저항(101,102,103), 트랜지스터(104) 및 포토커플러(105)로 구성된 부분이 트라이액 드라이버(100)에 대응하게 구성되어 있다. 도면중 미설명부호 CT는 전류 변성기이며, VCC는 전원전압이고, 그밖에 110은 교류전원, 120은 유도전동기, 130은 트라이액, 그리고 140은 트랜스포머이다. DC 전원부(150)는 상기 트랜스포머(140)로부터 교류전원(110) 전압을 입력하여 시스템의 DC 전원전압(VCC)으로 공급한다.

제5도는 상기 제4도의 회로도에 있어서 각부 동작 파형도로서, (a)-(g)의 파형도는 각각 도면중 해당부분의 출력신호에 대응된다. 또한 도면중 Vm은 유도전동기(120)에 인가되는 전압의 신호파형이고, Im은 유도전동기(120)에 흐르는 전류의 신호파형이다.

이제 상술한 도면구성을 참조하여 본 발명의 작용효과 및 동작관계를 기술하면 다음과 같다.

유도전동기(120)에 인가되는 전압을 소정시간동안 "오프"시켜 주기 위하여 트라이액(130)을 이용한 위상제어 방식이 적용된다. 즉, 유도전동기(120)에 흐르는 전류와 인가되는 전압사이의 위상차(θ)를 제1논리회로(50)에서 구하여 클럭제어부(40)의 제어로 선택에 따라 클럭 발생부(30)의 클럭을 제1,2카운터수단(60,70)을 사용하여 카운트하고, 상기 제1,2카운터수단(60,70)에 의해 카운트된 데이타를 비교부(80)에서 비교하여 제2논리회로(90)에 인가할시 상기 제2논리회로(90)의 출력에 따라 트라이액 드라이버(100)를 통해 상기 트라이액(130)의 도통범위를 결정하게 한다. 상기 위상차(θ)가 클수록 유도전동기(120)의 손실을 증가하므로 이를 감소시키기 위하여 상기 위상차에 따른 트라이액(130)의 도통각 설정을 매 싸이클마다 수행하도록 한다. 그리고 유도전동기(120)의 기동시 흐르는 교류 전류가 전류변성기(CT)를 통하여 소정의 전압으로 변환되어 라인 전류 제로 크로싱 검출부(10)의 OP 앰프(111,112)에 입력되면, 상기 OP 앰프(111,112)와 다이오드(113,114)를 통해 전류가 영점을 지날때(제로 크로싱 점에서) 제5b도와 같은 펄스신호가 발생되어 AND 게이트(52)(53)의 일 입력단에 각각 인가된다. 또한 상기 유도전동기(120)에 인가되는 교류 전원(110)은 트랜스포머(140)을 통해 라인 전압 제로 크로싱 검출부(20)의 저항(121.122)를 통해 OP 앰프(125,126)에 입력되면, 상기 OP 앰프(125,126)의 출력을 익스클루시브-OR 게이트(51)에 입력하여 상기 전압의 제로 크로싱점에서 제5a도와 같은 펄스신호가 출력되어 상기 AND 게이트(52)(53)의 일 입력단에 인가된다. 전원이 투입되면 제2논리회로(90)의 오아게이트(95)를 통해 트라이액 드라이버(100)의 트랜지스터(104)의 온/오프로 트라이액(130)을 구동시켜 유도전동기(120)에 초기전압을 인가시키기 위하여 상기 오아게이트(95)의 출력단으로 논리 "하이"신호를 출력하여 트라이액 드라이버(100)의 트랜지스터(104)의 베이스 입력한다.

따라서 트랜지스터(104)는 도통상태로 되어 포토카풀러(105)의 구동으로 저항(101)을 통해 트라이액(130)을 구동시켜 유도전동기(120)를 초기 기동시키게 된다. 전원 투입후 일정시간이 경과하면 유도전동기(120)에는 정상 전류가 흐르게 되어 전술한 바와 같이 라인 전류 및 전압의 제로 크로싱점이 검출됨으로써 위상제어를 위한 트라이액(130)의 게이트 제어신호로 출력된다.

상기한 바와 같이 익스클루시브-OR 게이트(51)로부터 출력된 제5a도와 같은 라인 전압 펄스신호와 다이오드(113),(114)로부터 출력된 제5b도와 같은 라인 전류 펄스신호가 각각 AND 게이트(52)(53)에 입력되면, 제5c 및 (e)와 같은 전압 및 전류의 위상 검출 제어용의 펄스신호를 발생하는데, JK-플립플롭(46,47)의 J 입력단과 K 입력단(K)이 모두 전원전압단(VCC)에 연결되어 있으므로 클럭 입력단(CK)으로 상기 AND 게이트(52,53)의 출력된 신호에 따라 출력이 얻어진다. 따라서 상기 JK-플립플롭(46)(47)은 상기 클럭 입력단(CK)의 입력신호상태에 따라 소정의 논리신호가 출력하게 되어 저항(41,42)를 통해 트랜지스터(44)(45)를 "턴온"상태로 하면 클럭 발생부(30)로부터 소정의 클럭신호가 제1,2카운터수단(60),(70)으로 각각 입력된다.

상기 클럭발생부(30)에서 출력되는 클럭신호의 주파수는 본 실시예에 있어서 AC 반주기(Half-Cycle)의 길이에 따라서 임의로 설정할 수 있으며, 상기 AC 반주기를 몇 등분하여 위상제어 할 것인가를 결정할때 상기 주파수를 계산하여 조정하도록 한다.

AC 라인 전압(Vm)신호가 제로 크로싱 점을 통과할때 클럭 제어부(40)의 JK-플립플롭(46,47)중 JK-플립플롭(46)의 출력단(Q)의 출력에 의해 트랜지스터(44)를 온하여 상기 클럭발생부(30)로부터의 발생되는 클럭신호를 제1카운터수단(60)의 클럭입력단(CK)에 입력시킴과 동시에 메그니튜드 비교기(83)의 초기 출력신호에 의해 마스터 리셋 입력단(MR)으로는 리셋신호가 인가되어 제1카운터 수단(60)이 카운팅을 개시한다. 상기 제1카운터수단(60)의 카운트 값은 지속적으로 메그니튜드(Magnitude)비교기(83)의 데이타 입력단(A0-An)으로 인가된다. 상기 제1카운터수단(60)의 카운팅이 계속되는 동안 라인 전류 제로 크로싱이 되면 상기 클럭제어부(40)는 클럭발생부(30)의 클럭신호를 제2카운터수단(70)에 인가하도록 JK-플립플롭(47)의 출력단(Q)을 논리 "하이"로 하여 저항(42)를 통해 트랜지스터(45)를 "턴온"되게 접속상태를 바꿈과 동시에 JK-플립플롭(46)의 출력단(Q)에는 논리 "로우"신호가 클럭 입력단(CK)으로 인가되어 트랜지스터(44)를 "턴오프"되게 함으로써 상기 제1카운터수단(60)의 카운팅을 중지시키고, 그의 최종 카운트값을 비교부(80)에 입력시켜 래치시킨후 초기 상태로 리셋되게 한다.

한편, 상기 제2카운터수단(70)은 계속 카운트를 수행하여 그 카운트 값을 비교기(83)의 다른 데이타 입력단(B0-Bn)으로 입력시키고, 상기 제2카운터수단(70)의 출력 데이타가 제1카운터수단(60)의 출력데이타보다 큰 경우에 비교기(83)의 출력단(P1)(A＜B일 경우) 논리 "하이"신호를 출력한다. 여기서 출력단(P2) 및(P3)는 각각 A=B, A＞B인 경우에 논리 "하이"신호가 출력된다. 상기 출력단(P1)의 "하이"신호는 제2논리회로(90)의 OR 게이트(95)를 통해 트라이액 드라이버(100)에 입력됨에 따라서 트랜지스터(104)가 "턴온"상태로 되면 포토커플러(105)의 동작에 의하여 트라이액(130)의 게이트에 제어신호가 인가되어 상기 트라이액(130)을 점호(ON)시켜 유도전동기(120)에 전압을 인가시켜준다.

한편, 다시 라인 전압이 제로 크로싱점에 도달하면 전술한 바와 같이 라인 전압 제로 크로싱 검출부(20)는 소정의 펄스신호를 출력하고, 이에 대응하여 상기 제2논리회로(90)의 출력은 논리 "로우"상태로 전환되므로 상기 트라이액(130)을 소호(off)시키고 이어서 상기 제1,2카운트수단(60,70)의 카운트 값을 초기화 함과 동시에 다시 클럭 제어부(40) 및 제1논리회로(50)에는 소정의 펄스신호가 인가되어 전술한 과정을 반복적으로 실행하게 된다.

상술한 바와 같은 본 발명은 유도전동기에 흐르는 전류와 인가 전압사이의 위상차를 지속적으로 검출하여 트라이액의 구동신호(Firing Signal)를 형성하게 됨므로써 종래 방식의 유도전동기 제어회로가 보지하고 있는 부하율에 따른 수동조작의 단점을 해소할 수 있을 뿐만아니라, 매 반주기마다 위상제어를 실행하므로 부하변동에도 신속하게 대응할 수 있게 되어 유도전동기의 전력손실을 최대한으로 감소시켜줄 수 있으며, 단순한 트라이액 제어방식이므로 구성이 간단하여 비용 절감의 효과도 기할 수 있는 잇점이 있다.

Claims (1)

1. 트라이액(130)과, 상기 트라이액 드라이버(100)를 구비한 유도전동기(120)의 역율 개선장치에 있어서, 상기 유도전동기(120)에 흐르는 전류 파형의 제로 크로싱 점을 감지하여 그 제로 크로싱 점에서 논리 레벨이 천이되는 소정의 펄스신호를 출력하는 라인 전류 제로 크로싱 검출부(10)와, 유도전동기(120)에 인가되는 전압 파형의 제로 크로싱 점을 감지하여 그 제로 크로싱 점에서 논리 레벨이 천이되는 소정의 펄스신호를 출력하는 라인 전압 제로 크로싱 검출부(20)와, 소정의 클럭신호를 출력하는 클럭발생부(30)와, 상기 라인 전류 제로 크로싱 검출부(10)와 라인 전압 제로 크로싱 검출부(20)으로부터 출력된 펄스신호를 논리연산하여 전류 위상 검출 제어신호와 전압 위상 검출 제어신호를 각각 출력하는 제1논리회로(50)와, 상기 제1논리회로(50)의 출력이 클럭단(CK)으로 입력하고 J-입력단 및 K-입력단이 모두 전원전압단(VCC)에 접속되어 있는 JK-플립플롭(46),(47)과, 상기 JK-플립플롭(46),(47)의 출력단(Q)으로부터 각각 저항(41)(42)을 통하여 베이스 단자에 접속된 트랜지스터(44)(45)와 접속된 클럭제어부(40)와, 상기 클럭제어부(40)의 상기 트랜지스터(44)의 에미터 단자로부터 클럭입력단(CK)이 접속된 제1카운터(60)와, 상기 클럭제어부(40)의 상기 트랜지스터(45)의 에미터 단자로부터 클럭 입력단(CK)이 접속된 제2카운터(70)와, 상기 제1,2카운터 수단(60,70)에서 소정 카운트되어 출력단(Q0-Qn) 각각의 데이타를 입력단(A0-An)(B0-Bn)으로 받아 비교기(83)에서 비교하도록 연결하고 상기 비교기(83)의 비교결과에 대응하는 논리신호를 출력함과 동시에 상기 논리신호중의 소정 상태를 오아게이트(81)를 통해 상기 제1논리회로(50)에 전달하여 상기 전류 검출 위상 제어신호로써 출력되게 하는 비교부(80)와, 상기 비교부(80)에서 출력되는 논리신호와 상기 클럭신호를 입력하여 논리 연산하여 상기 트라이액 드라이버(100)에 소정의 위상 제어신호를 인가하는 제2논리회로(90)로 구성됨을 특징으로 하는 유도전동기의 역률 개선장치.

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