KR900019022A - 반도체 랜덤 액세스 메모리 쎌의 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 스택 캐패시터를 가지는 DRAM메모리 쎌의 평면도,
제3e도는 본 발명에 따른 제조의 실시예를 보여주는 제2도의 라인 A-A'을 따른 단면도.
Claims (8)
- 스택 캐패시터를 가지는 랜덤 액세스 메모리 쎌의 제조방법에 있어서, P형 반도체 기판상에 필드 산화막층을 형성하고 스위칭 트랜지스터 영역을 준비하는 공정과, 상기 스위칭 트랜지스터 영역에 상기 필드 산화막층과 인접하는 소오스영역과 채널영역을 통해 상기 소오스영역과 이격된 드레인 영역 및 상기 채널영역위의 게이트 산화막층과 상기 필드산화막층의 일부분 상에 형성된 제1다결정 실리콘층들을 형성하고 스텝부분들을 가지는 제1절연층을 형성하는 공정과, 상기 스텝 부분들을 채우는 제2절연층을 형성하는 공정과, 상기 소오스 영역 위에 있는 제2절연층과 노출된 제1절연층의 소정 부분을 덮는 제2다결정 실리콘층을 형성하는 공정과, 상기 소오스영역의 일부분을 노출하기 위한 접속개구를 형성하고 상기 제2다결정 실리콘의 표면과 상기 접속개구의 측벽과 상기 노출된 소오스 영역상에 제3다결정 실리콘층을 형성하는 공정과, 상기 제3다결정 실리콘층의 표면에 상기 스택 캐패시터의 유전체가 되는 유전체층을 형성하는 공정과, 상기 유전체층의 표면에 제4다결정 실리콘층을 형성하는 공정을 구비하여 상기 제2 및 제3다결정성 실리콘층은 상기 스택 캐패시터의 제1전극층이 되며 상기 제4다결정 실리콘층은 상기 스택 캐패시터의 제2전극층이 됨을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.
- 제1항에 있어서, 제2절연층은 BPSG 또는 PSG중 어느 하나의 것임을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.
- 제2항에 있어서, 상기 유전체층은 SiO2, Si3N4 및 SiO2의 층들이 연속적으로 형성된 층들임을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.
- 제3항에 있어서, 상기 제1, 제2, 제3 및 제4다결정 실리콘층들은 N형의 고농도층임을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.
- 제1항에 있어서, 랜덤 액세스 메모리 쎌의 제조방법이 상기 제4다결정 실리콘층상에 제3절연층을 형성하는 공정과, 상기 드레인 영역의 일부분을 노출하기 위한 개구를 형성하고 상기 노출된 드레인 영역과 상기 제3절연층상에 금속 실리사이드층을 형성하는 공정을 더 구비함을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.
- 제1항에 있어서, 제2절연층은 BPSG 또는 PSG중 어느 하나의 것이며 상기 제1내지 제4다결정 실리콘층들은 N형의 고농도층임을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.
- 제5항에 있어서, 제3절연층은 SiO2층과 BPSG층임을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.
- 제5항에 있어서, 상기 금속 실리 사이드층은 W 또는 Ti중 어느 하나의 실리사이드임을 특징으로 하는 랜덤 액세스 메모리 쎌의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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- 1989-05-06 KR KR1019890006082A patent/KR920001175B1/ko not_active IP Right Cessation
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