KR900008755B1

KR900008755B1 - 차동증폭기의 입력 오프셋 전류 보상회로

Info

Publication number: KR900008755B1
Application number: KR1019880009641A
Authority: KR
Inventors: 최두환; 이덕재; 이한승
Original assignee: 삼성반도체통신 주식회사; 강진구
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1990-11-29
Also published as: KR900002546A

Abstract

내용 없음.

Description

[발명의 명칭]'

차동증폭기의 입력 오프셋 전류 보상회로

[도면의 간단한 설명]

제1도는 종래의 차동증폭기 회로도.

제2도는 본 발명의 회로도.

* 도면의 주요부분에 대한 부호의 설명

11, 21 : 차동증폭부 12, 22 : 정전류부

23 : 입력전류 공급부

[발명의 상세한 설명]

본 발명은 집적회로에서 많이 사용되는 차동증폭기에 있어서 입력전류에 의해 발생되는 입력 오프셋(OFF SET) 전류를 제거하여 차동증폭기의 전기적 특성을 개선한 차동증폭기 오프셋전류 보상회로에 관한 것이다.

차동증폭기는 그 구조가 대칭으로 이루어지기 때문에 드리프트가 낮고 높은 임피이던스를 갖도록 설계할 수 있으며 두 개의 입력단과 높은 공통성분 제거비 및 그외의 여러 성질이 이상적인 특성에 가깝기 때문에 연산증폭기의 입력단으로 많이 쓰이고 있다.

이상적인 연산증폭기에서는 반전 및 비반전단자로 입력되는 두 개의 입력전류가 같으면 출력전압은 0가 되어야 한다. 그러나 실제의 연산증폭기에서는 출력전압이 0일 때 반전 및 비반전단자로 입력되는 전류가 같지 않다. 따라서 상기한 두 입력전류의 차를 오프셋 전류라 하는데, 오프셋 전류는 크면 클수록 전기적 특성이 좋지 않음을 나타낸다.

본 발명이 목적은 상기한 오프셋 전류를 제거하여 이상적인 전기적 특성을 갖는 연산증폭기 및 차동증폭기를 제공하는 데에 있다.

이하 첨부 도면을 참조하여 상세히 설명한다.

제1도는 종래의 차동증폭기 회로도로서, 차동증폭기(11)와 정전류부(12)로 이루어지며, 차동증폭기(21)의 입력트랜지스터(Q₁, Q₂)는 베이스 전류가 서로 동일하지 않게 인가된다. 왜냐하면 트랜지스터(Q₁)의 베이스 전류는 저항(R₃)의 영향으로 트랜지스터(Q₂)의 베이스 전류보다 작게 된다. 즉 저항(R₃)에 생기는 전압강하 만큼 입력 오프셋이 발생한다.

따라서 입력 오프셋은 증폭기의 이득이 곱해져 출력단으로 나타나므로 증폭기의 전기적 특성을 저하시키게 된다.

본 발명은 차동증폭기의 입력전류를 일정한 양으로 공급하여 이러한 입력 오프셋을 제거하고자 하는 것이다. 따라서 연산증폭기의 입력단인 차동증폭기에 같은 양의 입력전류를 고급하기 위하여 차동증폭기의 양단에 미러에 흐르는 전류로부터 전류미터(Current mirror)를 통하여 같은 양의 전류를 얻어내고, 상기 전류미터를 통하여 얻어진 전류로부터 차동증폭기의 입력전류 발생 트랜지스터를 바이어스하여 차동증폭기의 입력단으로 동일한 입력전류가 인가되도록 구성한다.

이하 제2도의 본 발명 회로도에 의하여 설명한다.

본 발명은 차동증폭부(21)와, 전류미터로서의 정전류부(22)와, 상기 차동증폭부(21)와 정전류부(22)에 입력 전류를 공급해주는 입력전류 공급부(23)로 구성된다.

차동증폭부(21)은 트랜지스터(Q₁-Q₄)로 구성되는 공지의 회로이고, 전류미터인 정전류부(22)는 상기 차동증폭부(21)와 후술하는 입력전류 공급부(23)로부터 동일한 전류가 흐를 수 있도록 공통 베이스 바이어스된 트랜지스터(Q₅, Q₆) 및 에미터 저항(R₁, R₂)으로 구성되며, 입력전류 공급부(23)는 미러 전류 발생 트랜지스터(Q₇)와, 차동증폭기 입력전류 발생 트랜지스터(Q₈, Q₉)와 상기 트랜지스터(Q₇)베이스 바이어스용 트랜지스터(Q₁₀)와, 상기 트랜지스터(Q₈, Q₉, Q₁₀)의 공통 베이스 바이어스용 트랜지스터(Q₁₁) 및 각각의 에미터 저항(R₃, R₄, R₅)으로 구성되어 있다.

차동증폭부(21)는 직류전류가 바이어스된 상태에서 트랜지스터(Q₁, Q₂)의 에미터 전류의 합은 정전류부(22)의 트랜지스터(Q₅)의 콜렉터 전류와 같다.

또한 오프셋이 없으려면 트랜지스터(Q₁, Q₂) 로 공급되는 베이스 전류가 같아야 한다.

즉, I_E1+I_E2=I_C5… (1)

이때 β는 전류이득이며, 상기 (1)와 (2)식에 의해

정전류부(22)에서는 트랜지스터(Q₅, Q₆)는 전류미터로서 저항(R₁, R₂)은 같은 값이고, 트랜지스터(Q₅, Q₆)는 에미터의 면적비가 1 : 1이므로 I_cs=I_cs이다.

즉,

그러므로 I_E6=I_E5이고 I_c6=I_c5이다.… (4)

상기 I_s는 트랜지스터의 전달 특성을 나타내는 상수이며, 트랜지스터 에미터 면적에 비례하므로 서로 상쇄된다.

입력전류 공급부(23)에서는 트랜지스터(Q₆)의 콜렉터 전류는 트랜지스터(Q₇)의 에미터 전류와 같고, 트랜지스터(Q₇)의 베이스 전류는 트랜지스터(Q₁₀)의 콜렉터 전류와 같다. 또한 트랜지스터(Q₈, Q₉, Q₁₀)의 에미터 면적의 비를 1 : 1: 2로 하여주고, 저항(R₃, R₄, R₅) 의 비를

로 하여주면 트랜지스터(Q₈, Q₉, Q₁₀)의 콜렉터 전류(I_c8, I_c9, I_c10)비는 1 : 1: 2가 된다.

결국

따라서

이고

이므로

또한 동일한 칩의 내부에서 트랜지스터의 특성은 같으므로I_B7=2I_B1=2I_B2… (7)

그러므로 상기 (1)식-(7)식으로부터 트랜지스터(Q₁, Q₂)의 베이스로 공급되는 전류는 항상 트랜지스터(Q₅)의 콜렉터 전류를 전류이득 β로 나눈 값의 절반이 된다.

따라서 차동증폭부(21)의 트랜지스터(Q₁, Q₂)로 입력되는 전류가 같아지므로 오프셋 전류는 0이 된다.

상기한 바와 같은 본 발명의 입력 오프셋 전류봉상회로에 의하여 차동증폭기의 양 입력으로 공급되는 전류를 전류 미터를 통하여 일정한 양으로 공급하므로 오프셋 전류를 제거하여 오프셋 전류로 인한 소자의 오동작 방지와 더불어 보다 이상적인 연산증폭기의 입력단을 구성할 수 있는 효과가 있다.

Claims

차동증폭기의 입력 오프셋 전류를 보상하기 위한 회로에 있어서, 차동증폭부(21)의 반전 및 비반전 단자의 입력 전류를 발생하기 위한 트랜지스터(Q₈, Q₉)와, 미터전류발생용트랜지스터(Q₇)와 상기 트랜지스터(Q₇)베이스 바이어스용 트랜지스터(Q₁₀)와, 상기 트랜지스터(Q₈, Q₉, Q₁₀)의 공통 베이스 바이어스를 위한 트랜지스터(Q₁₁)로 구성된 입력 전류 공급부(23)와 상기 차동증폭부(21)와 입력전류 공급부(23)의 동일한 전류 발생을 위해 전류 미터로 구성된 정전류부(22)를 포함하여 이루어지는 것을 특징으로 하는 차동증폭기의 입력 오프셋 전류 보상회로.
제1항에 있어서, 트랜지스터(Q₈, Q₉, Q₁₀)는 집적시에 에미터의 면적비가 1 : 1 : 2이고 에미터의 저항비는
로 구성되는 것을 특징으로 하는 차동증폭기의 입력 오프셋 전류 보상회로.