KR900005784B1 - 스트립선 구조를 내장한 집적회로장치 - Google Patents

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Abstract

내용 없음.

Description

스트립선 구조를 내장한 집적회로장치
제1a도는 제1b도의 선(X-X')을 따라 절단한 종래 집적회로(IC)장치 부품의 단면도.
제1b도는 제1a도의 선(H-H')를 따라 절단한 IC장치의 평면도.
제2도는 본 발명에 따른 실시예의 IC장치의 단면도.
제3a도는 제2도의 선(H-H')을 따라 절단되고 참조문자(A1)로 표시된 제2도에 도시된 장치 부분의 평면도.
제3b도는 제3a도의 선(Y-Y')을 따라 IC장치의 단면도.
제4도는 참조문자(B)로 표시되고 제2도에 도시된 IC장치의 부분의 사시도.
* 도면의 주요부분에 대한 부호의 설명
3 : 반도체 칩 21 내지 24 : 패키지 수단
15-2,11-1b,11-2,20,23 : 15-1,11-1,11-2,11-3,12-1
20 : 스트립선 수단
본 발명은 집적회로장치에 관한 것이다. 특히 트리플레이트(triplate)스트립선 구조를 갖춘 적층장치를 포함하는 고속 동작회로에 응용가능한 집적회로장치에 관한 것이다.
트랜지스터와 저항기 등의 다수의 회로소자가 실리콘(si), 갈륨-비소(GaAs) 등의 반도체 칩에 형성되며 고속 예컨대 초당 1기가비트 속도로 데이터처리 또는 광데이타처리를 할 수 있는 반도체 집적회로(IC)칩이 알려졌다. 이러한 반도체 IC칩은 정상적인 반도체 IC칩에서와 동일한 방식으로 패키지에 의하여 자연스럽게 밀봉되어야만 한다.
고속 IC장치에서 장치내의 회로소자간의 저항물질의 리드(lead)선이 고주파를 인가함으로써 저항소자로서 뿐만아니라 인덕턴스 소자로서 간주되며 저저항과 저인덕턴스를 갖는 선이 고속신호 전송선용으로 요구된다. 한편 고인덕턴스를 갖는 것이 전력 공급선과 저속신호 전송선용으로 요구되어 장치내의 회로소자간 및 상위한 전원간의 분리를 개선한다. 고속 IC장치에서 연결선의 임피던스 정합이 또한 요구되며 따라서 종래의 정상적 반도체 IC장치에 사용되는 정상적 선연결 기술이 사용될 수 없다. 따라서 고속 IC장치는 각각이 절연층과 다수의 전도층 스트립으로 구성되는 다적층(multi-stacked layer), 및 적층 평면에 수직인 방향으로 다적층에 끼워진 연결부재가 갖추어져 있다. 회로소자가 형성된 IC 칩이 적층의 상면에 장착되고 패키지에 의하여 밀봉된다. IC장치내의 회로소자의 연결이 연결부재와 다적층의 전도층 스트립에 의하여 성취된다.
임피던스 정합을 위항 상기 요건은 고속 IC장치와 다른 고속 IC장치 또는 다른 고속 동작회로간의 연결되는 외부 연결선에도 적용되어야만 한다. 따라서 트리플레이트 스트립선 또는 마이크로 스트립선을 그러한 외부 연결선으로 사용된다. 그러나 종래 기술에서 트리플레이트 스트립선 또는 마이크로 스트립선은 특정 실시예를 참고로한 다음 기술하는 바와같이 빈약한 임피던스 정합의 단점이 있다. 특히 상기 빈약한 임피던스 정합은 고속 IC장치 예컨대 초당 1기가비트 이상에서는 허용되지 않는다.
본 발명의 목적은 외부연결선에 대하여 양호한 임피던스 정합 스트립선 구조를 갖는 집적회로를 제공하는 것이다. 본 발명의 다른 목적은 개선된 고속신호 전파특성을 갖는 고속 집적회로장치를 제공하는 것이다.
본 발명에 따라 다수의 회로소자를 갖는 적어도 1반도체 칩; 기밀(氣密)적으로 반도체 칩을 둘러싼 패키지; 및 마이크로 스트립선 구조와 직렬 접속되며 외부회로를 연결하는 트리플레이트 스트립선 구조를 갖추고 있으며, 반도체 칩내의 회로소자를 패키지 외부회로에 연결하는 스트립선 장치를 포함하는 집적회로장치가 제공된다. 트리플레이트 스트립선 구조는 마이크로 스트립선 구조와 동일한 특성 임피던스를 가짐으로써 스트립선 장치가 만족할만한 임피던스 정합을 가지도록 한다. 스트립선 장치는 각각이 절연층과 절연층 표면에 형성된 적어도 하나의 전도층을 갖춘 적어도 3적층, 및 패키지에 의하여 정해지는 캐비티(cavity)를 포함하는 적층장치내에 형성될 수도 있다. 마이크로 스크립선 구조의 마이크로 스트립선은 트리플레이트 스트립선 구조의 중심 전도층 스트립선 직렬로 연결된다. 트리플레이트선 구조가 마이크로 스트립선 구조와 동일한 특성 임피던스를 가지도록 중심 전도층 스트립선을 소정의 임피던스를 갖는다.
마이크로 스트립선 구조는 소정 두께와 폭을 가지며 캐비티에 대항하는 마이크로 스트립선, 소정의 유전상수를 가지며 마이크로 스트립선이 평면으로 장착된 적층의 절연층, 및 마이크로 스트립섬의 평면에 반대인 다른 평면의 절연층상에 장착되는 적층장치의 전도층에 의하여 형성된다. 트리플레이트 스트립선 구조는 또한 마이크로 스트립선에 직접 접속된 중심 전도층 스트립선, 절연층, 일평면에 장착된 중심 전도층 스트립선, 다른 평면의 절연층에 장착된 전도층, 소정 절연상수와 소정길이를 가지며, 중심 전도층 스트립선과 절연층상에 형성되어 패키지의 일부를 형성하는 또다른 절연층, 및 또다른 절연층상에 형성된 또다른 전도층에 의하여 형성될수 도 있다.
바람직하게는 마이크로 스트립선과 중심 전도층 스트립선은 동일한 두께를 가지며, 중심 전도층 스트립선은 또 다른 절연층의 길이를 따르는 마이크로 스트립선의 폭보다 더 작은 폭을 갖는다.
또한 트리플레이트 스트립선 구조는 중심 전도층 스트립선, 소정 유전상수를 갖는 적층장치의 제2절연층, 일평면에서 그위에 접속되는 전도층 스트립선, 또다른 평면에서 제2절연층상에 형성된 제2전도층, 소정 절연상수를 갖는 적층장치의 제3절연층, 일 평면에서 그위에 장착된 전도층 스트립선, 및 또다른 평면에서 제3절연층상에 형성된 제3전도층에 의하여 형성될 수도 있다. 마이크로 스트립선은 중심 전도층 스트립선이 형성된 상위한 절연층상에 형성될 수도 있다. 마이크로 스트립선은 제2 및 제3절연층의 평면에 수직인 방향으로 제2 및 제3절연층에 끼워진 전도부재를 통하여 중심 전도층 스트립선에 연결된다.
마이크로 스트립선 구조의 제1전도층과 트리플레이트 스트립선 구조의 제2전도층은 단일화되어 적층장치내에서 동일 레벨상에 위치하게 할 수도 있다.
바람직하게는 마이크로 스트립선과 중심 전도층 스트립선이 동일한 두께를 가지며, 중심 전도층 스트립선은 마이크로 스트립선의 폭보다 더 작은 폭을 갖는다.
적층장치는 패키지의 일부로서 형성된다. 반도체 입은 적층장치의 상면 절연층상에 형성된다. 반도체 칩과 스트립선 장치는 패키지와 적층장치에 의하여 기밀하게 밀봉된다.
본 발명의 다른 목적과 특징은 첨부된 도면을 참고 또한 다음의 기술에서 밝혀질 것이다.
본 발명의 바람직한 실시예를 기술하기전에 참고로 종래 기술에 대하여 설명하겠다.
제1a도와 제1b도에서 IC장치는 Si 또는 GaAs의 반도체 기판과 기판상에 형성되며 세라믹 등의 절연층(32)상에 장착된 다수의 트랜지스터 및 다른 회로소자를 갖는 반도체 IC 칩(3)을 포함한다.
또한 IC장치는 절연층(32)상에 형성된 전도 와이어(wire)스트립(31), 절연층(32)아래 위치하며 다른 절연층(36)상에 장착된 금속막(34)으로 구성되는 적층구조를 포함한다. 더우기 IC장치는 절연층(33)와 금속캡(35)을 포함하는 패키지를 포함한다. IC 칩(3)이 위치하는 캐비티(20')가 정해지고 패키지와 적층구조에 의하여 기밀하게 밀봉된다. 전도 와이어 스트립(31)은 납땜에 의하여 IC 칩(3)의 단자에 연결된다. 전도 와이어 스트립(31)은 기밀하게 밀봉된 부분을 통하여 IC장치의 외부로 연장되며 외부에 위치하며 IC장치에 인접한 기판(38)상에 연결 와이어(39)에 납땜된다. 따라서 전도 와이어 스트립(31)은 외부 연결 와이어로서 기능을 한다. 다른 전도 와이어 스트립(31-1)(제1b도)이 또한 제공될 수 있다. 제1a도에서 문자(A1')로 표시된 전도 와이어 스트립의 구조는 금속막(34)이 절연층(32)을 통하여 전도 와이어 스트립(31)아래에 제공되며 마이크로 스트립선 구조일 수 있으며 캐비티(20')는 전도 와이어 스트립(31)상에 제공된다. 추가적으로 전도 와이어 스트립(31)이 절연체(33)와 절연층(32)을 통하여 금속 캡(35)과 금속막(34)사이에 제공되기 때문에 문자(A2')로 표시된 전도 와이어 스트립(31)의 다른구조는 밸런스타입(balanced-type)스트립선구조 즉 트리플레이트 스트립선 구조일 수 있으며, 양자는 동일한 두께와 동일한 유전상수를 갖는다.
전도 와이어 스트립(31)의 두께(t0)와 폭(W0)은 참조문자(A1',A2')로 표시된 부분에서 동일하다. 예컨대 절연체(33)와 절연층(32)의 유전상수(ε)가 10일 때 즉 ε=10인때 절연체(33)와 절연층(32)의 두께(d0)는 330μm (즉 d0= 330μm)이고 전도 와이어 스트립(31)의 두께(t0)는 15μm (즉 t0= 15μm)이au 전도 와이어스트립(31)의 폭(W0)은 300μm (즉 W0= 300μm)이며 참조문자(A1')로 표시된 부분에서 특성 임피던스(Z0)는 50Ω인데 이것은 본 실시예에서 소망의 특성 임피던스이다. 그러나 참조문자(A2')로 표시된 부분에서의 다른 특성 임피던스(Z0')는 절연체(33)의 유전상수의 효과로 인하여 감소되어 대략 33Ω이다. 결과적으로 특성 임피던스간의 부정합은 반사손실을 초래한다.
본 발명의 바람직한 실시예에 대하여 기술하겠다.
제2도에서 본 발명에 따른 실시예 IC장치(1)는 절연물질로 형성된 캡(21), 절연물질로 형성된 상측 보호벽(22), 절연물질로 형성된 밀봉층(23)과 측벽(24), Si 또는 GaAs의 반도체 기판상에 형성된 다수의 회로소자를 포함하는 IC 칩(3), 및 적층장치(11)를 포함한다. IC 칩(3)은 적층장치(11)의 상면에 장착되어 있으며 패키지(2)와 적층장치(11)에 의하여 정해지는 기밀하게 밀봉된 캐비티(20)에 위치한다. 일반적으로 말해 상기 절연물질은 유전물질이다.
IC장치(1)는 전도 리드(51)를 통하여 인쇄회로판(52)상에 장착되고 적층장치(11)의 저면(11-6C)에 고정된 일단을 갖는 스텃(stud)(54)를 통하여 플레이트(53)에 고정되며 스텃(54)의 축은 인쇄회로판(52)과 플레이트(53)내의 구멍(56)을 통과하고 스텃(54)의 다른단은 너트(55)에 의하여 고정된다.
적층장치(11)는 6적층(11-1 내지 11-6)을 포함한다. 적층(11-1 내지 11-6)의 각각은 상층(11-1)에 대하여 (층(11-1b)로 표시된 바와같이 절연층 또는 유전층과 스트립(11-1a)로)표시된 바와같이 적어도 1전도층을 포함한다. 절연층(11-1b)등은 소결 세라믹으로 형성되며 대략 330μm의 두께와 10의 유전상수를 갖는다.
2전도 와이어 스트립(15-1,15-2)은 또한 IC 칩(3)에 인접한 절연층(11-1b)상에 제공된다.
제2층(11-2)의 전도층 스트립은 접지선 또는 전력공급선으로 사용된다.
제4 및 제6층(11-4, 11-6)의 전도층 스트립은 또한 접지선 또는 전력공급선으로 사용된다. 제3층(11-3)의 전도층 스트립은 고속신호선으로 사용된다. 제5층(11-5)의 전도층 스트립은 저속신호선으로 사용된다. IC 칩(3)내의 회로소자간을 연결하는 연결 와이어는 전도층 스트립과 절연층 평면에 수직방향으로 절연층에 끼워지며 회로소자와 전도층 스트립간을 연결하는 연결부재로 형성된다. 그러나 이들 내부연결 와이어는 본 발명과 직접적인 관련이 없기 때문에 제2도에서 생략되었다.
제3a도는 제2도의 선(H-H')을 따라 절단되었으며 제2도의 참조문자(A1,A2)로 표시된 제2도의 IC장치 일부의 평면도이다. 제3b도는 제3a도의 선(Y-Y')을 따라 절단되 IC장치의 단면도이다. 제3a도와 제3b도는 제1a도와 제1b도에 대응한다.
제2,3a,3b도에서 전도 와이어 스트립(15-2)은 광폭부(15-2a), 협폭부(15-2b) 및 광폭부(15-2c)를 포함한다. 광폭부(15-2a,15-2c)의 폭(Wa)은 300μm이고 협폭부(15-2b)의 폭(Wb)은 100μm이다.
전도 와이어 스트립(15-2b)의 두께(t)는 15μm이며 15-2a 내지 15-2(c)도 또한 그렇다. 협폭부(15-2b)의 길이는 밀봉층(23)의 길이와 동일하다. 전도 와이어 스트립(15-2)은 외부연결 와이어로서 기능을 한다. 전도 와이어 스트립(15-2)의 일단은 와이어(18-2)를 통하여 IC장치의 내측의 광폭부(15-2a)에서 IC 칩(3)의 단자에 연결되고 전도 와이어 스트립(15-2)의 다른단은 IC 장치의 외측 광폭부(15-2c)에 의하여 다른 IC장치내의 다른 회로에 연결되며 측벽(24)까지 연장되어 있다. 측벽부(15-2c)는 공면(coplaner)으로써 형성될 수 있다.
제2도에서 참조번호(A1)에 의해 표시된 전도 와이어 스트립(15-2)의 광폭부(15-2a)의 구조는 제1도에 표기된 것과 유사하므로,마이크로 스트립선 구조로 형성되어 있다. 그 이유는 제2층(11-2)의 절연층(11-2a)에 형성된 전도층(11-2a)이 광폭부(15-2a)의 하부에 제공되고 캐비티(20)는 광폭부(15-2a)의 상부에 제공되기 때문이다. 전도 와이어 스트립(15-2)의 광폭부(15-2a)와 전도층(11-2a) 사이의 절연층(11-2b)은 또한 소결 세라믹으로 형성되며 약 330μm의 두께 및 유전상수 10을 갖고 있다. 따라서, 마이크로 스트립선 구조의 특성 임피던스 50Ω이다.
더욱이, 참조번호(A2)에 의해 표시된 전도 와이어 스트립(15-2)의 또다른 구조는 소결 세라믹으로 형성되고 절연층(11-1b)의 두께 (t11-1)와 동일한 약 330μm의 두께 t23및 유전상수 10을 가진 시일층(23), 및 절연층(23b), 광폭부(15-2a)보다 더 작은 100μm의 폭(Wb)을 갖는 협폭부(15-2b) ; 및 전도층(11-2a)상에 형성된 전도층(23a)을 포함한다. 콘덴서는 절연층(23b) 및 절연층(11-1b)에 형성된다. 따라서, 또다른 구조는 트리플레이트 스트립선 구조로서 형성된다. 부분(15-2b)의 상부 및 하부에 상기 콘덴서를 제공함으로써 협폭부(15-2b)의 폭(Wb)이 감소될 수 있다. 이러한 트리플레이트 스트립선 구조에서, 협폭부(15-2b)의 폭(Wb), 즉 Wb= 100μm은 절연층(23b)의 유전상수에 기인한 어느 역효과가 제거될 수 있도록 설계되었다. 따라서, 트리플레이트 스트립 구조의 특성 임피던스는 상기 언급한 마이크로 스트립선 구조와 동일한 50Ω이다.
명백히, 임피던스 정합은 외부접속 와이어로서 전도 와이어 스트립(15-2)을 통해 달성되며, 그 결과 반사 손실과 같은 손실을 발생하지 않게 된다.
상기 실시예에서, 요지는 트리플레이트 스트립선 구조의 특성 임피던스를 만드은 것이며, 마이크로 스트립선 구조와 동일한 절연층(23b)에 의해 영향받는다. 특히, 협폭부(15-2b)의 용량은 임피던스 정합이 그 사이에서 달성되도록 소정 임피던스를 갖는다.
특성 임피던스는 75Ω과 같은 임의의 저항치일 수 있다.
제4도는 제2도에서 참조번호(B)에 의해 표시된 부분에서 IC장치의 투시도이다. 제2 및 4도에서, 절연층(11-1b)상에 형성된 전도 와이어 스트립(15-1)은 적층장치(11)의 평면에 수직인 방향 및 절연층(11-1b)에 형성된 관통구멍(12-1)에 전기 전도 재료를 충전시킴으로써 형성된 바이어호울(viahole)을 통해 절연층(11-3b)에 형성된 전도 스트립(11-3a)에 연결된다.
전도층(11-2a), 절연층(11-1b), 전도 와이어 스트립(15-1), 및 전도 와이어 스트립(15-1)상의 캐비티(20)에 의한 구조 형성스택은 제3a도 및 제3b도를 참조로 설명된 동일한 방식으로 마이크로 스트립선 구조로서 형성된다. 전도 와이어 스트립(15-1)의 두께(t1)는 15μm이고 폭(W1)은 300μm이며, 이것은 전도 와이어 스트립(15-2)와 동일하다. 절연층(11-1b)의 두께와 재료는 상기와 같다. 따라서 전도 와이어 스트립(15-1)의 구조에 대한 특성 임피던스는 50Ω이다.
절연층(11-4b)상에 형성된 전도층(11-4b), 절연층(11-3b), 전도 스트립(11-3a), 절연층(11-2b), 및 전도층(11-2a)에 의한 적층으로서 형성된 또다른 구조는 제3a도 및 제3b도를 참조로 상기에서 설명된 것과 동일하게 트리플레이트 스트립선 구조로 형성된다. 콘덴서(CS1및 CS2)는 절연층(11-2b 및 11-3b)에 형성된다. 전도 스트립(11-3a)의 두께 (t2)는 전도 와이어 스트립(15-2)의 두께 (t1)와 동일하며, 100μm의 폭(W2)은 제3a도에서의 Wb와 동일하다. 전도 스트립(11-3a)의 상부와 하부에 콘덴서(CS1및 CS2)를 제공함으로써 폭(W2)은 상기와 같이 감소될 수 있다. 절연층(11-3b)의 두께와 재료는 절연층(11-2b)의 그것들과 동일하다 폭(W2)은 폭(W1)보다 더 작으며, 트리플레이트 스트립선 구조는 절연층(11-2b)의 유전상수의 효과가 제3a도 및 제3b도를 참고로 설명한 정도일 경우라도 전도 와이어 스트립(15-1)의 마이크로 스트립선 구조와 동일한 50Ω의 특성 임피던스를 갖게 된다.
본 실시예에서, 마이크로 스트립선 구조 및 트리플레이트 스트립선 구조간의 임피던스 정합은 외부접속 배선으로서 전도 와이어 스트립(15-1)의 접속서, 바이어호울(14-1), 및 전도층(11-3a)을 통해 달성되며, 그 결과 반사손실과 같은 손실은 발생되지 않는다.
외부접속 배선의 끝은 IC장치의 내측 IC 칩(3)의 종단에 연결되며, IC장치 외측의 또다른 끝은 제2도에 표시된 측변(24)의 표면에 장착된 공면(25)에 접속된다.
본 발명의 많은 실시예가 본 발명의 정신 및 범위를 벗어나지 않고서 구성될 수 있다. 본 발명은 첨부된 특허청구 범위에 한정된 것을 제외하고 본 명세서에 설명된 특정 실시예에 국한되지 않는다.

Claims (8)

  1. 다수의 회로소자를 갖춘 적어도 하나의 반도체 칩(3); 밀봉 시일에 의해 상기 반도체 칩을 밀봉한 패키지 수단(21 내지 24), 및 상기 반도체 칩내의 상기 회로소자를 상기 패키지 수단의 외부회로에 연결시키고, 마이크로 스트립선 구조 및 상기 마이크로 스트립선 구조에 직렬 연결되며 상기 외부회로를 연결시키기 위한 트리플레이트 스트립선을 갖춘 스트립선 수단(15-2,11-1b,11-2,20 및 23; 15-1,11-1,11-2,11-3,12-1 및 20)으로 구성되며, 상기 트리플레이트 스트립선 구조는 상기 스트립선 수단이 상기 임피던스 정합을 만족시키도록 상기 마이크로 스트립선 구조와 동일한 특성 임피던스를 갖는 것을 특징으로 하는 집적회로장치.
  2. 제1항에 있어서, 상기 스트립선 수단은 각각이 절연층과 상기 절연층 표면에 형성된 적어도 하나의 전도층를 갖는 적어도 3적층(stacked layer)을 포함하는 적층수단(23,15-2,11-1b, 11-2a: 15-1,11-1b,11-2a,11-1,11-2,11-3), 및 상기 패키지 수단에 의하여 정해지는 패키지(20)내에 형성되며, 상기 마이크로 스트립선 구조의 마이크로 스트립선(15-2a,15-1)은 상기 트리플레이트(triplate)스트립선 구조의 중심 전도층 스트립선(15-2b,11-3a)에 직렬로 접속되며, 상기 중심 전도층 스트립선은 상기 트리플레이트 스트립선 구조가 상기 마이크로 스트립선 구조와 동일한 특성 임피던스를 갖도록 소정 임피던스를 갖는 것을 특징으로하는 집적회로장치.
  3. 제2항에 있어서, 상기 마이크로 스트립선 구조는 소정의 두께와 폭을 가지며 상시 캐비티(20)와 대면하는 상기 마이크로 스트립선(15-2a), 소정의 유전상수를 가지며 상기 마이크로 스트립선이 평면에서 그 위에 장착된 상기 적층수단의 절연층(11-1b), 및 상기 평면과 반대인 다른 평면에서 상기 절연층상에 장착된 상기 적층수단의 전도층(11-2a)으로 형성되며, 및 상기 트리플레이트 스트립선 구조는 상기 마이크로 스트립선에 직접 연결된 상기 중심 전도층 스트립선(15-2b), 상기 일평면에서 그위에 장착된 상기 절연층(11-1b)과 상기 중심 전도층 스트립선, 상기 다른 평면에서의 상기 절연층상에 장착된 상기 전도층 (11-2a), 소정의 유전상수와 소정길이를 가지며 상기 중심 전도층 스트립선과 상기 절연층상에 형성되며 상기 패키지 수단의 일부를 형성하는 다른 절연층(23b), 및 상기 다른 절연층상에 형성된 다른 전도층(23a)으로 형성되는 것을 특징으로 하는 집적회로장치.
  4. 제3항에 있어서, 상기 마이크로 스트립선과 상기 중심 전도층 스트립선은 동일한 두께를 가지며, 및 상기 중심 전도층 스트립선은 상기 다른 절연층(23b)의 상기 길이를 따라 상기 마이크로 스트립선의 폭보다 더 작은 폭을 갖는 것을 특징으로 하는 집적회로장치.
  5. 제2항에 있어서, 상기 마이크로 스트립선 구조는 소정 두께와 폭을 가지며 상기 캐비티(20)와 대면하는 상기 마이크로선(15-1), 소정 유전상수를 가지며 그위에 평면에서 상기 마이크로 스트립선이 장착된 상기 적층의 제1절연층(11-1b), 및 상기 평면에 반대인 다른 평면에서 상기 제1절연층상에 장착된 상기적층수단의 제1전도층(11-2a)에 의하여 형성되며, 및 상기 트리플레이트 스트립선 구조는 상기 중심 전도층 스트립선(11-3a), 소정의 유전상수를 가지며 상기 전도층 스트립성이 평편에서 그것과 접촉하는 상기 적층수단의 제2절연층(11-2b), 다른 평면에서 상기 제2절연층상에 형성된 제2전도층, 소정의 유전 수를 가지며 평면에서 그위에 상기 전도층 스트립선이 장착된 상기 적층의 제3절연층(11-3b), 및 다른 평면에서 상기 제3절연층상에 형성된 제3전도층(11-4a)으로 형성되며, 상기 마이크로 스트립선은 상기 중심 전도층 스트립성이 형서되는 상위한 절연층상에 형성되고, 및 상기 마이크로 스트립선이 상기 제2 및 제 3절연층의 평면에 수직방향으로 상기 제2 및 제3절연층에 끼워진 전도 부재를 통하여 상기 중심 전도층 스트립선에 연결되는 것을 특징으로 하는 집적회로장치.
  6. 제5항에 있어서, 상기 마이크로 스트립선 구조의 상기 제1전도층(11-2a)와 상기 트리플레이트 스트립선의 상기 제2전도층이 하나의 장치로 형성되며 상기 적층수단에서 동일 레벨에 위치하는 것을 특징으로 하는 집적회로장치.
  7. 제6항에 있어서, 상기 마이크로선과 상기 중심 전도층 스트립선이 동일 두께를 가지며, 및 상기 중심전도층 스트립선이 상기 마이크로선의 폭보다 더 작은 폭을 가지는 것을 특징으로 하는 집적회로장치.
  8. 제2항에 있어서, 상기 적층수단이 상기 패캐지 수단의 일부로서 형성되며, 상기 반도체 칩이 상기 적층수단의 절연층의 상면에 장착되고, 및 상기 반도체 칩과 상기 스트립선 수단이 상기 패키지 수단과 상기 적층수단에 의하여 기밀하게 밀봉되는 것을 특징으로 하는 집적회로장치.
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