KR900005685B1

KR900005685B1 - 제어 장치

Info

Publication number: KR900005685B1
Application number: KR1019860008636A
Authority: KR
Inventors: 마고도 고도오
Original assignee: 마쯔시다덴기산교 가부시기가이샤; 다니이 아끼오
Priority date: 1985-10-15
Filing date: 1986-10-15
Publication date: 1990-08-06
Also published as: US4821168A; EP0219355A2; EP0219355A3; DE3687395T2; KR870004562A; DE3687395D1; EP0219355B1

Abstract

내용 없음.

Description

제어 장치

제1도는 모터속도제어용 제어 장치의 기본 블록도.

제2도는 제1도에 도시한 제어장치에 사용할 수 있는 속도검출기의 회로도.

제3도는 제1도, 제2도 및 제3도의 조합으로서 본 발명에 의한 제어장치의 일 실시예를 나타내는 마이크로 프로세서의 동작플로우차트.

제4도는 제1도, 제2도 및 제3도의 조합으로 도시된 본 발명의 실시예의 제어블록도.

제5도는 N=3의 관계로 제3도에서 사용된 합성수단의 전달함수의 일 실시예를 도시하는 블록도.

제6도는 본 발명의 잇점을 설명하기 위한 2가지의 주파수-진폭특성도.

제7도는 제1도, 제2도 및 제7도가 조합된 본 발명에 의한 제어장치의 다른 실시예를 나타내는 마이크로 프로세서의 다른 동작플로우챠트.

제8도는 제1도, 제2도 및 제8도가 본 발명에 의한 제어장치의 또 다른 실시예를 나타내는 마이크로 프로세서의 또 다른 동작플로우차트.

제9도는 본 발명의 일실시예의 토오크외란내성을 나타내는 실험결과의 진폭-주파수특성도.

* 도면의 주요부분에 대한 부호의 설명

11 : 제어 장치 12 : 검출블록

13 : 제어블록 32 : 발진기

33 : AND 회로 34 : 카운터

본 발명은 제어장치에 관한 것으로, 특히 모터용 제어장치 등과 같이 외란에 대한 양호한 내성을 필요로 하는 제어 장치에 관한 것이다.

종래 제어장치에 있어서는 비례적분제어기가 외란에 대한 내성의 개선 또는 외란에 의한 영향의 억제를 위하여 널리 사용되어 왔다.

근년 들어, 비례적분제어기는 마이크로 프로세서를 이용해서 디지탈제어를 할 수 있게 되었다. 예를 들면, 벤자민 씨 쿠우(Benjamin C. kou씨가 저술하여 홀트-사운터즈 인터내셔널 에디션즈 출판사에서 출판한 "디지탈제어장치" 제14장, 14,4절, 689∼694페이지에는, 직류모터의 속도를 제어하기 위하여 마이크로 프로세서를 사용하는 디지탈 비례적분제어기가 개시되어 있다.

비례적분제에는 디지탈 혹은 아날로그의 여하를 불문하고, 저주파수에서 외란에 대한 내성을 더욱 개선할수 있다.

그러나, 최근에는 경우에 따라서는 내란에 대한 내성의 개선이 더욱 엄격하게 요구되고 있는 실정이다.

예를 들면, 비디오테이프레코더에 있어 캡스턴모터의 속도를 제어하는 제어장치는, 근년 들어 캡스턴모터의 사이즈 및 관성이 극소화되었기 때문에 토오크외란에 대한 고도의 내성을 필요로 하고 있다.

따라서, 본 발명의 목적은 개량된 외란내성, 즉 개량된 외란영향 억제능력을 가지는 제어장치를 제공하는 것이다.

본 발명의 다른 목적은 개량된 토오크외란내성을 가지는 모터용 제어장치를 제공하는 것이다.

이러한 목적을 달성하기 위한 본 발명의 제어장치는, 제어장치의 제어변수에 대응하는 검출신호를 발생하는 검출수단과, 검출구단의 검출신호에 대응하는 에러신호를 발생하는 에러수단과, 에러수단의 에러신호와 갱신사이클 L의 주기로 갱신된 복수의 기억치중 적어도 1세트의 N기억치를 혼합하여 얻은 제1혼합치에 대응하는 값에 의하여 복수의 기억치를 주기적으로 순차 갱신하는 기억수단과(N 및 L은 2이상의 정수), 에러수단이 에러신호와 기억수단의 1이상의 기억치를 혼합하여 얻은 제2혼합치에 대응하는 제어신호를 발생해서 제어장치에 공급함으로써 제어장치의 제어변수를 제어하는 출력수단으로 구성된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명의 일 실시예의 개략구성을 도시하는 제1도를 참조하면, 제어장치(11)는 제어대상인 직류모터(11A)와 이 직류모터에 전류(Im)를 공급하는 구동기(구동수단)(11B)를 구비하고 있다.

직류모터(11A)는 부하(11C)(토오크외란발생원)을 소기의 속도로 회전시키도록 제어된다.

검출블록(12)(검출수단)은 센서(12A)(센싱수단) 및 속도검출기(12B)(속도검출수단)로 구성된다 센서(12A)는 직류모터(11A)의 회전주파수 fm(Hz)의 Zg 배에 상당하는 주파수(Zq는 2이상의 정수)로 센서신호(Aa)를 발생한다. 비디오테이프레코더의 캡스턴모터의 경우에 있어서 Zq는 357이다.

속도검출기(12B)는 센서신호(Aa)의 1 또는 1/2주기마다 검출신호(Bb) 및 플래그신호(Fq)를 얻는다.

검출신호(Bb)는 센서신호(Aa)의 1 또는 1/2주기, 즉 직류모터(11A)의 속도에 대응하는 디지탈숫자를 가진 디지탈신호 또는 코오드신호이다. 플래그신호(Fq)는 속도검출기(12B)가 새로운 검출코오드 또는 검출기를 얻을 때마다 "H"(고압)로 고정된다. 속도검출기(12B)의 상세한 구성 및 동작에 관하여는 후술한다. 제어블록(13)(제어수단)은 마이크로 프로세서(13A)와, RAM 및 ROM을 가지는 메모리(13B)와, D/A 변환기(13C)를 가진다. 마이크로 프로세서(13A)는 메모리(13B)의 ROM에 기억된 지령에 따라 동작을 실행하여 제어블록(13)이 검출신호(Bb)를 입력하는 한편 제어장치의 구동기(11B)에 검출신호(Bb)에 대응하는 제어신호(Cs)를 입력하도록 한다.

마이크로 프로세서(13A)의 상세한 동작에 관하여는 후술한다.

구동기(11B)는 직류모터(11A)에 제어신호(Cs)에 대응하는 전류(Im)를 공급해서 제어신호(Cs)에 비례하는 토오크를 발생시킨다.

그리하여, 직류모터(11A) 및 구동기(11B)를 가진 제어장치(11)와, 센서(12A) 및 속도검출기(12B)를 가진 검출블록(12)과, 마이크로 프로세서(13A), 메모리(13B) 및 D/A 변환기(13C)를 가진 제어블록(13)에 의해서 제어루우프, 즉 직류모터(11A)의 속도제어루우프가 형성되는 결과, 제어장치(11)의 제어변수, 즉 직류모터(11A)의 속도는 소정치(소정속도)로 제어된다.

다음은 속도검출기(12B)의 구성에 관하여 상세히 설명한다.

제2도는 속도검출기(12B)의 구성을 도시한다.

주파수정형기(31)는 센서신호(Aa)와 기준전압을 비교하여 구형파형의 정형신호(Gg)를 발생한다. 정형신호(Gg)는 AND 회로(33)의 입력단자 및 D형 플립플롭(35)의 트리거입력단자(CK)에 인가된다. 발진기(32)의 클록펄스신호(CP)와 카운터(34)의 오우버플로우신호(Ww)는 AND 회로(33)의 다른 입력단자에 각각 인가된다. 발진기(32)는 예를 들면 수정발진기와 분주기를 가지며, 정형신호(Gg)의 주파수보다 훨씬 높은 약 500KHz의 주파수를 가진 클록펄스신호(Cp)를 발생한다. 카운터(34)는 12비이트 길이를 가지며, AND 회로(33)의 출력펄스(Hh)를 카운터업한다.

카운터(34)의 오우버플로우신호(Ww)는 카운터(34)의 내용이 소정치 이하로 유지될 때는 "H"이고, 카운터(34)의 내용이 소정치 이상일 때에는 "L"로 전환된다. 여기서, "H"와 "L"은 각각 고전압(5V) 및 저전압(OV)을 의미한다.

D형 플립플롭(35)의 데이터입력단자는 "H"에 전속되어 있으므로, D형 플립플롭(35)의 출력신호인 플래그신호(Fq)는 정형신호(Gg)가 최저치로 될 때마다 "H"가 된다.

제어블록(13)의 리세트신호(Rr)는 카운터(34) 및 D형 플립플롭(35)의 내용을 리세트해서 Bb="LLLL LLLL LLLL", Fq="L"이 되도록 할 수 있다.

다음은 제2도의 속도검출기(12B)의 동작에 관하여 설명한다.

카운터(34) 및 D형 플립플롭(35)의 내용은 리세트되거나 초기조건하에 있고, 정형신호(Gg)는 "L"이라고 가정한다. 정형신호(Gg)가 "L"에서 "H"로 변환된 후 카운터(34)는 발진기(32)의 클록펄스신호(Cp)인 AND 회로(33)의 출력펄스(Hh)를 카운트업한다. 정형신호(Gg)가 "H"에서 "L"로 변할 때에는, AND 회로(33)의 출력신호(Hh)는 "L"이 되고, 카운터(34)는 정형신호(Gg)가 다시 변할 때까지 그 내용을 유지한다.

이 결과, 카운터(34)의 내용은 센서신호(A2)의 1/2주기에 비례하고, 직류모터(11A)의 속도에 반비례하는 디지탈숫자 또는 코오드숫자가 된다. 정형신호(Gg)가 최저치일 때에는 플래그신호(Fq)는 "L"에서 "H"로 변화한다. 제어블록(13)은 플래그신호(Fq)가 "H"인가를 검토한 후 검출신호(Bb), 즉 카운터(34)의 보유내용을 입력한다.

이어서, 제어블록(13)은 리세트신호(Rr)를 잠시동안 "H"로 하여 카운터(34) 및 D형 플립플롭(35)의 보유내용을 리세트한다.

그밖에도, 카운터(34)의 보유내용은, 직류모터(11A)의 속도가 가속 중 매우 저속일 경우에는, 대단히 큰 값이 될 수도 있다.

다음은, 마이크로 프로세서(13A)의 동작플로우챠트를 도시하는 제3도를 참조하여 제어블록(13)의 동작을 상세히 설명한다.

이하에서 레지스터명칭 및 기억내용은 동일한 부호로 표시한다.

마이크로 프로세서(13A)는 메모리(13B)의 ROM에 기억된 지령에 따라 다음의 임무를 실행한다.

[에러블록 3A(에러수단)]

(3A-1)플래그신호(Fq)는 그것이 "H"로 될 때까지 체크된다.

즉, 마이크로 프로세서(13A)는 동작을 시작하여 속도검출기(12B)가 직류모터(11A)의 현재의 속도에 대응하는 새로운 검출코오드를 얻을 경우에 다음 절차를 실행한다.

(3A-2)검출신호(Bb), 즉 카운터(34)의 보유내용은 입력 후, 디지탈치 또는 코오드치로 변환된다. 이어서, 카운터(34) 및 D형 플립플롭(35)의 내용은 극히 짧은 시간동안 리세트신호(Rr)를 "H"로 함으로써 리세트된다.

(3A-3)검출지(5)와 소기의 속도에 대응하는 기준치(Sref)간의 차이치(Eo)를 연산한다. 즉, Eo=Sref-S이다.

이어서, 차이치(Eo)에 기준위치치(R)를 곱해서 에러신호를 얻는다.

즉, E=REo이다.

[출력블록 3B(출력수단)]

(3B-1)에러신호(E)와 기억블록(3C)내의 합성블록(3Cb)의 합성치(V)를 후술하는 바와 같이 1:D의 비율로 혼합하여 출력신호(Y)를 얻는다. 여기서, D는 1.5이하 0.25이상의 양의 정수이다.

(3B-2)출력신호(Y)는 제어블록(13)의 제어신호(Cs)로서 D/A 변환기(13C)로 출력된다.

[기억블록 3C(기억수단)]

기억블록(3C)은 갱신블록(3Ca)과 합성블록(3Cb)으로 구성된다.

[갱신블록 3Ca(갱신수단)]

(3Ca-1)카운트변수(I)는 모듈로수 NL로 증가한다.

여기서, N 및 L은 2이상의 정수이고, 바람직하게는 L은 Zq의 정수배이다. 즉, 모듈로 B를 가진 A는 A/B의 나머지를 의미하기 때문에 'I=I+1(모듈로 NL)'은 'I=I+1 및 I=NL'의 경우 I=0를 의미하게 된다.

그리하여, 카운트변수(I)는 0에서 NL-1로 변화하게 되고, 속도검출기(12B)의 검출시마다 원형으로 그 수가 증가한다.

(3Ca-2)메모리(13B)의 RAM의 카운트변수(I)에 대응하는 어드레스에 기억된 기억치 M[I]은, 에러신호(E)와 합성블록(3Cb)의 합성치(V)를 1:1의 비율로 혼합함으로써 갱신된다. 즉, M[I]=E+V이다.

갱신된 기억치 M[I]은 M[I]의 다음 갱신시간, 즉 NL 갱신사이클 후까지 보존된다. 이 결과, NL 기억치 M[0] 내지 M[NL-1]이 얻어지고, NL 기억치는 주기적으로 순차갱신된다.

[합성블록 3Cb(합성수단)]

(3Cb-1)'J=I+1(MOD NL)'의 동작을 실행하여 카운트변수(I)를 1만큼 전진시키는 정수 J를 얻는다.

(3Cb-2) N기억치 M(J-nL)(MOD NL)(n=1,2‥‥‥‥N)이 주기 L의 갱신사이클로 갱신된 경우, N 기억치 M[J-nL(MOD NL)](n=1,2‥‥‥‥N)을 양의 계수 Wn(n=1,2‥‥‥N)n=1에서 n=N까지와 선형으로 합성해서 합성블록(3Cb)의 합성치(V)를 연산한다. 즉,

이다.

식중,

바람직하게는,

로 하여, 합성치의 연산시 보다 용이하게 되도록 한다. 여기서, 계산한 수학식 1의 합성치(V)는 다음 검출시 출력블록(3B) 및 갱신블록(3Ca)에서 사용되는 점에 유의해야 한다. 그래서, 합성블록(3Cb)은 장차 사용할 합성치(V)를 계산하게 되고, 다음 검출시의 카운트변수(I)는 현재의 J와 동일하다. 수학식 1의 합성치(V)를 계산한 후, 마이크로 프로세서(13A)의 동작은 에러블록(3A)의 임무로 되돌아간다.

제1도, 제2도 및 제3도에 조합해서 도시한 본 발명의 실시예의 제어장치는 후에 상세히 설명하는 바와 같이 외란에 대하여 현저히 개선된 내성을 가진다. 제4도는 본 실시예의 제어블록도이다. 제어장치(11)는 구동기(11B)의 이득(Ba)을 가지는 구동기블록(51)과, 직류모터(11A)의 토오크상수 Kt를 가지는 토오크상수블록(52)과, 직류모터(11A)의 발생토오크(Tm)에서 부하(11C)(토오크외란)의 부하토오크(Td)를 감산하는 혼합포인트블록(53)과, 전달함수 Ki/(Jm S)를 가지는 관성블록(54)으로 구성된다. 여기서, Jm은 직류모터(11A) 및 부하(11C)의 합성관성이고, Ki는 상수이며, 1/S는 라플라스적분연산자이다.

제어장치(11)에 있어서, 직류모터(11A)의 속도(fm)은 이득 KV를 가지는 검출블록(12)에 의해 검출된다. 제어블록(13)은 에러블록(3A), 출력블록(3B) 및 갱신블록(3Ca)과 합성블록(3Cb)을 가진 기억블록(3C)으로 구성된다. 에러블록(3A)은 검출치(S)와 기준치(Sref)간의 차이치(Eo)를 얻기 위한 혼합포인트블록(61)과, 이득 R을 가지는 비례이득블록(62)으로 구성된다.

출력블록(3B)은 이득 D를 가지는 이득블록(71)과, 에러신호(E)와 기억블록(3C)의 합성치(V)를 가산하는 혼합 포인트블록(72)으로 구성된다. 이러한 출력블록(3B)은 제어장치(11)의 구동기블록(51)에 출력신호(Y)를 제어신호(Cc)로서 공급한다. 기억블록(3C) 내의 갱신블록(3Ca)은 기억치중 하나를 에러신호(E)의 혼합치와 합성블록(3Cb)의 합성치(V)로 갱신한다. 합성블록(3Cb)은 양의 계수 Wn(n=1,2‥‥‥‥N)에 의해 주기 L의 갱신 사이클로 갱신된 일련의 N 기억치의 선형 조합으로 된 합성치(V)를 계산한다. 제4도에 있어서, Z^-1은 1갱신사이클주기 Tx의 시간지연을 의미한다. 즉,

이다. N=3의 관계를 가지는 합성블록(3Cb)의 상세한 블록도는 제5도에 도시한다. 제5도에 있어서, 합성블록(3Cb)의 전달함수는 직렬로 연결된 3개의 지연소자(101)(102)(103)를 가지는 것으로서, 3개의 지연소자(101)(102)(103)의 출력신호를 계수(W1)(W2)(W3)와 각각 선형 합성해서 출력신호(합성치)를 발생하게 되며, 이때 3개의 지연소자(101)(102)(103)는 L의 주기동안 갱신 또는 샘플링사이클을 지연한다. 그리하여, 제어블록(13)내의 기억블록(3C)은 에러신호(E)에서 제어신호(Cc)까지의 우회로에서 정귀환 루우프를 가지며, 정귀환 루우프는 일련의 N 지연소자를 가지는 전달함수를 순차적으로 포함하고 있는 것으로서, N지연소자의 출력신호와 양의 계수 Wn(n=1.2‥‥‥‥N)를 선형으로 합성해서 출력신호(합성치)를 발생한다. 여기서, 각각의 N 지연소자는 L주기동안 갱신 또는 샘플링사이클을 지연시킨다.

제어블록(13)은 제어장치(11)의 구동블록(51)에 제어신호(Cc)를 공급하며, 직류모터(11A)는 제어신호(Cc)에 비례하는 토오크(Tm)를 발생한다.

본 실시예의 제어장치에 있어서, 외란에 대한 내성은 토오크외란(Td)에서 직류모터(11A)의 속도(fm)로의 전달함수에 의해

이고, 식중

이다. S=jw의 관계를 가지는 수학식 6의 주파수 전달함수 Gx(jw)는 제어주파수영역의 하부에서는 다음 수학식에 유사하다.

식중,

이다. 주파수전달함수 Go(jw)는 기억블록(3C)을 가지지 않은 종래제어장치의 외란에 대한 내성을 나타낸다. 수학식 8은, 본 발명의 실시예의 외란 Gx(jw)에 대한 내성이 저주파수영역에 있어서는 주파전달함수 H(jw)와 종래기술의 외란에 대한 내성 Go(jw)와의 곱에 해당하는 것을 의미한다.

제6도에는 H(jw)의 진폭-주파수특성이 2가지 실시예가 도시되어 있다. 제6도에 있어서 진폭-주파수특성(6A)(6B)는 (N=2, W1=0.5, W2=0.5, D=1)의 경우 및(N=3, W1=0.33333, W2=0.33333, W3=0.33333, D=1)에 각각 대응한다. 각 진폭-주파수특성(6A)(6B)은 주기 fr의 주파수 함수이며, 여기서,

이다. H(jw)의 진폭은 주파수 kfr(K=0,1,2‥‥‥‥)에서 0인 것에 주의해야 한다. 이 결과, Gx(iw)의 진폭도 상기 주파수에서는 0이다. 다른 주파수에 있어 H(jw)의 진폭은 1 또는 거의 1에 가깝고, 이것은 Gx(jw)의 진폭이 Go(jw)의 진폭과 같거나 거의 유사하다는 것을 의미한다. 따라서, 본 발명의 실시예의 제어장치는 특히 주파수 kfr(K=0,1,2‥‥‥‥)에서 현저히 개선된 토오크외란내성을 가진다.

이상에서 설명한 모터의 속도를 제어하기 위한 제어장치의 경우에 있어서, 갱신사이클의 주기 L은 모터의 1회전주기의 정수배인 것이 바람직하다. 즉,

또는

이고, 여기서 K는 양의 정수이다. 이러한 이유는 모터의 속도를 제어하기 위한 장치가 모터속도(fm)에 동기화된 수많은 토오크외란의 고주파성분을 가지기는 하지만, 이들 토오크외란의 고주파성분은 수학식 11 또는 수학식 12의 관계를 가지는 제어장치의 모터속도(fm)에는 거의 영향을 미치지 않기 때문이다.

제7도는 제어블록(13)에 있어 마이크로 프로세서(13A의 다른 동작플로우챠트를 도시하는 것으로, 제1도, 제2도 및 제7도의 조합으로 된 본 발명의 다른 실시예를 나타낸다. 이하, 제7도의 플로우차트에 관하여 설명한다.

[에러블록 7A(에러수단)]

(7A-1)플래그신호(Fq)는 그것이 "H"로 될 때까지 체크된다.

즉, 마이크로 프로세서(13A)가 시동되어서 속도검출기(12B)가 현재의 직류모터(11A)의 속도에 대응하는 새로운 검출코오드를 얻을 때 다음의 절차를 실행한다.

(7A-2)검출신호(Bb), 즉 카운터(34)의 보존내용은 입력 후 디지탈치 또는 코오드치(5)로 변환된다. 이어서, 카운터(34) 및 D형 플립플롭(35)의 내용은 신호 Rr을 극히 단시간동안 "H"로 리세트함으로써 리세트된다.

(7A-3)검출치(S)와 소정의 속도에 대응하는 기준치(Sref)간의 차이치(Eo)를 산출한다. 즉, Eo=Sref-S(7A-4)차이치(Eo)와 소정의 양수(R)를 곱하여 비례치를 얻는다. 즉, Ep=REo. 과거의 적분치(Eq)와 비례치(Ep)를 가산하여 적분치(Eg)를 얻는다. 즉, Eg=Eg+Ep이다.

에러신호(E)는 비례치(Ep)와 적분치(Eg)를 1:kg의 비율로 혼합하여 산출한다.

여기서, kg는 양의 상수이다. 즉, E=Ep+kg Eg이다.

따라서, 에러블록(7A)은 비례적분필터수단을 구비함으로써 에러신호(E)가 차이치(Eo)의 비례부 뿐만 아니라 적분부도 가지도록 한다.

[출력블록 7B(출력수단)]

(7B-1)에러신호(E)와 기억볼록(7C)내의 합성블록(7Cb)의 합성치V(P)를 후술하는 바와 같이 1:D의 비율로 혼합하여 출력신호(Y)를 얻는다. 여기서, D는 1.5이하, 0.25이상의 양의 실수이다.

(7B-2)출력신호(Y)는 제어블록의 제어신호(Sc)로서 D/A 변환기(13C)로 출력된다.

[기억블록 7C(기억수단)]

기억블록(7C)은 갱신블록(7Ca) 및 합성블록(7Cb)으로 구성된다.

[갱신블록 7Ca(갱신수단)]

(7Ca-1)카운트변수(1)는 모듈로수 NL에 따라 증가한다.

여기서, N 및 L은 2이상의 정수이며, 바람직하게는 L은 Zq의 정수배이다. 즉, 'I=I+1(MOD NL)'은 'I=I+1 및 I=NL의 경우 I=0'을 의미한다. 그러므로, 카운트변수(I)는 0에서 NL-1로 변화하여 속도검출기(12B)가 속도를 검출할 때마다 원형으로 증가한다.

(7Ca-2)모듈로수 NL의 카운트변수(I)에서 정수(Qf)를 감산하여 정수(K)를 산출한다. 여기서, Qf는 2이상의 정수이며, f=3인 것이 바람직하다.

(7Ca-3)일련의 레지스터 X[m](m=0,1,2‥‥‥‥2Qf)를 사용하여 갱신치를 계산한다. 레지스터 x[M+1]의 내용은 m=0에서 m=2Qf-1까지 순차적으로 레지스터 X[2Qf]로 전달된다. 레지스터 X[2Qf]의 내용은 1:1이 비율을 가지는 에러블록(7A)의 에러신호(E)와 합성블록(7Cb)의 합성치 V[0]와의 혼합치로 변환된다.

즉, X[2Qf]=E+V[0]이다. 이 결과, 혼합치(E+V[0])인 2Qf+1은 시간에 따라 순차적으로 레지스터 X[m](m=0,1,2‥‥2Qf)에 기억된다.

(7Ca-4) 메모리(13B)의 RAM에 있어서 정수(K)에 대응하는 어드레스에 기억된 기억치 M(k)은 양의 계수 Cm(m=0,1,2‥‥‥‥2Qf)를 가리는 레지스터 X(m)

(m=0,1,2‥‥‥‥2Qf)에 기억된 혼합치의 선형조합에 의해 갱신된다. 즉,

이고, 식 중 계수 Cm은 다음 관계를 가진다.

갱신된 기억치 M[k]은 M[k]의 다음 갱신시, 즉 NL갱신사이클 후까지 보존된다. 이 결과, M[0] 내지 M[NL-1]의 NL기억치가 얻어지고, 이 NL기억치는 주기적으로 순차 갱신된다.

[합성블록 7Cb(합성수단)]

(7Cb-1) 'J=I+1+P(MOD NL)'의 동작을 실행하여 카운트변수(I)를 P+1만큼 전진시키는 정수(J)를 얻는다. 여기서, P는 5이하 1이상의 정수이며, P=3인 것이 바람직하다.

(7Cb-2) 다른 세트의 레지스터 V[m](m=0,1‥‥‥‥P)를 사용하여 합성치를 기억시킨다. 레지스터 V[m+1]의 내용은 m=0에서 m=P-1까지 레지스터 V[m]로 전달된다.

(7Cb-3) 일련의 N기억치 M[J-nL(MOD NL)]

(n=1,2‥‥‥‥N)과 양의 계수 Wn(n=1,2‥‥‥‥N)을 n=1에서 n=N까지 선형으로 합성하여 최신의 합성치 V[P]를 계산하였다. 여기서, N기억치 M[J-nL(MOD NL)](n=1,2‥‥‥ N)은 주기 L의 갱신사이클로 갱신된 것이다. 즉,

이다. 식 중, 계수 Wn(n=1,2‥‥‥‥N)은 수학식(2) 내지 (4)의 관계를 가진다. 이 결과, 시간에 따라 순차적으로 복수의 합성치 V[m](m=0,1‥‥‥‥P)가 얻어진다. V[0]는 다음 갱신시에 갱신블록(7Ca)에서 사용되는 가장 오래된 합성치이고, V[P]는 다음 주기에 출력블록(7B)에서 사용되는 최신의 합성치이고. V[P]및 V[0]는 주기 P의 간격을 가진다. 그래서, 합성블록(7Cb)은 장차 사용하게될 합성치 V[m[(m=0,1,‥‥‥P)를 계산한다. 합성치 V[m](m=0,1‥‥‥‥p)의 계산 후 마이크로 프로세서(13A)의 동작을 에러블록(7A)의 임무로 귀환한다.

제1도, 제2도 및 제3도의 조합으로 된 본 발명의 실시예는 다음과 같은 잇점을 가진다:

(1) 본 실시예의 외란에 대한 내성은 에러블록(7A)이 비례적분필터수단을 구비하고 있기 때문에 제1도, 제2도 및 제3도의 조합으로 이루어진 실시예에서보다 더욱 개선된다.

(2) 본 실시예의 제어장치는 갱신블록(7Ca) 및 합성블록(7Cb)을 개량하기 위하여 비례적분필터수단을 구비하고 있음에도 불구하고 극히 안정된 상태를 유지한다.

이러한 잇점들은, 구동기(11B)의 전류(Im)에 가해진 현지의 외란으로부터 직류모터(11A)의 속도(fm)에 이르는 본 실시예의 주파수 전달함수의 진폭-주파수 특성을 나타내는 제9도의 실험결과를 보더라도 쉽게 이해할 수 있을 것이다. 제9도의 진폭-주파수 특성은, 제어주파수 영역의 저부에서 양호한 외란 내성, 특히 1.5Hz의 정수배, 즉 직류모터(11A)의 속도:fm=1.5Hz와 동일한 주파수에서 극히 양호한 외란내성이 발취되는 것을 나타내고 있다. 또한, 최고치에서도 전혀 불안정이 발생하지 않는다는 것을 보여주고 있다.

제8도는 제어블록(13)에 있어서 마이크로 프로세서(13A)의 또 다른 동작플로우챠트를 도시하는 도면으로, 제1도, 제2도 및 제8도의 조합으로 이루어진 본 발명의 또 다른 실시예를 나타낸다. 이하, 제8도의 플로우챠트를 설명한다.

[에러블록 8A(에러수단)]

(8A-1) 플래그신호(Fq)는 그것이 "H"로 될 때까지 체크된다. 즉, 마이크로 프로세서(13A)가 동작해서, 속도검출기(12B)가 직류모터(11A)의 현재의 속도에 대응하는 새로운 검출신호를 얻을 때에 다음의 절차를 실행한다.

(8A-2) 카운터(34)의 보존 내용인 검출신호(Bb)가 입력되고, 입력된 신호는 디지탈치 또는 코오드치(S)로 변환된다. 이어서, 카운터(34) 및 D형 플립플롭(35)의 내용은 리세트신호 Rr를 극히 짧은 시간동안 "H"로 함으로써 리세트된다.

(8A-3) 검출치(S)와 소정의 속도에 대응하는 기준치(Sref)간의 차이치(Eo)를 산출한다. 즉, Eo=Sref-S이다. 이어서, 차이치(Eo)와 소정의 양수(R)를 곱하여 에러신호(E)를 얻는다. 즉, E=REo이다.

[출력블록 8B(출력수단)]

(8B-1) 에러신호(E)와 기억블록(8C)내의 합성블록(8Cb)의 합성치 V(P)를 후술하는 바와 같이 1:D(D는 1.5 이하 0.25 이상의 양의 실수)의 비율로 혼합하여 비례치(Yp)를 얻는다. 과거의 적분치(Yg)와 비례치(Yp)를 가산하여 적분치(Yg)를 얻는다. 즉 Yg=Yg+yp이다. 비례치(Yp)를 1:kg(kg는 양의 상수)의 비율로 적분치(Yg)와 혼합하여 출력신호(Y)를 계산한다. 즉, Y=Yp+kg Yg이다.

(8B-2) 출력신호(Y)는 제어블록(13)의 제어신호(Cs)로서 D/A 변환기(13C)로 출력된다. 따라서, 출력블록(8B)은 비례적분필터수단을 구비하여, 출력신호(Y)가 혼합치(E+DV[P])의 비례부분 뿐만 아니라 적분부분도 가지도록 하고 있다.

[기억블록 8C(기억수단)]

기억블록(8C)은 갱신블록(8Ca)과 합성블록(8Cb)으로 구성된다.

[갱신블록 8Ca(갱신수단)]

(8Ca-1) 카운트변수(I)는 모듈로수 NL에 따라 증가한다. 여기서, N 및 L은 2이상의 정수이며, L은 Zq의 정수배인 것이 바람직하다. 즉, 'I=I+1(MOD NL)'은 'I=I+1 및 I=NL의 경우 I=0'를 의미한다. 따라서, 카운트변수(I)는 0에서 NL-1로 변화하여 속도검출기(12B)의 검출시마다 모듈로수를 원형으로 증가시킨다.

(8Ca-2) 메모리(13B)의 RAM에 있어서 카운트변수(I)에 대응하는 어드레스에 기억된 기억치 M[I]는 에러신호(E)의 혼합치와 합성블록(8Cb)의 합성치 V[0]에 의해 1:1의 비율로 갱신된다. 즉, M[I]=E+V[0]이다. 갱신된 기억치 M[I]은 다음 갱신시, 즉 NL 갱신사이클 후까지 보존된다. 이 결과, M[0] 내지 M[NL-1]까지의 NL기억치가 얻어지고, 이 NL기억치는 주기적으로 순차 갱신된다.

[합성블록 8Cb(합성수단)]

(8Cb-1)'J=I+1+P+Qf(MOD NL)'의 동작을 실행하여 카운트변수(I)를 P+Qf+1만큼 전진시키는 정수(J)를 얻는다. 여기서, P는 5이하 1이상의 정수, 바람직하게는 P=3이고, Qf는 2이상의 정수, 바람직하게는 Qf=3이다.

(8Cb-2) 일련의 레지스터 X(m)(m=0,1,2‥‥2Qf)를 사용하여 합성치를 계산한다. 레지스터 X(m+1)의 내용은 m=0에서 m=2Qf-1까지 순차적으로 레지스터 X(m)에 전달된다.

(8Cb-3) 레지스터 X(2Qf)의 내용은 일련의 N기억치 M[J-nL(MOD NL)](n=1,2‥‥‥N)와 양의 계수 Wn(n=1,2‥‥N)를 n=1에서 n=N까지 선형조합해서 변환한다. 이때, N기억치 M[J-nL(MOD NL)](n=1,2‥‥N)는 갱신주기 L의 간격으로 갱신된 것이다. 즉,

이다. 여기서, 계수 Wn(n=1,2‥‥‥‥N)은 수학식 2 내지 수학식 4와 동일한 관계를 가진다. 이 결과, 시간에 따라 순차적으로 복수의 선형조합 X(m)(m=0,1‥‥‥‥2Qf)가 얻어진다.

(8Cb-4) 다른 세트의 레지스터 V[m](m=0,1‥‥‥P)를 사용하여 합성치를 기억시킨다. 레지스터 [m+1]의 내용은 m=0에서 m=P-1까지 레지스터 V[m]에 전달된다.

(8Cb-5) 합성블록(8Cb)의 최신의 합성치 V[P]는 선형조합 X[m](m=0,1,2‥‥‥‥2Qf)과 양의 계수 Cm(m=0,1,2‥‥‥‥2Qf)를 선형으로 조합하여 계산한다. 즉,

이다. 식 중, 계수 Cm은 수학식 14 및 수학식 15의 관계를 가진다. 이 결과, 시간에 따라 순차적으로 복수의 합성치 V[m](m=0, 1‥‥‥‥P)가 얻어진다. V[0]는 다음 갱신시 갱신블록(8Ca)에서 사용하기 위한 가장 오래된 합성치이고, V[P]는 다음 시기에 출력블록(8B)에서 사용하기 위한 최신의 합성치이며, V[P] 및 V[0]는 P주기의 간격을 가진다.

그래서, 합성블록(8Cb)은 장차 사용할 합성치 V[m](m=0,1‥‥‥‥p)을 계산한다. 합성치 V[m]의 계산 후 마이크로 프로세서(13A)의 동작은 에러블록(8A) 임무로 귀환한다. 제1도, 제2도 및 제8도의 조합으로 이루어진 본 발명의 실시예도 다음과 같은 잇점을 가진다.

(1) 출력블록(8B)이 비례적분필터수단을 구비하고 있기 때문에, 본 실시예의 외란에 대한 내성은 제1도, 제2도 및 제3도의 조합으로 된 실시예의 그것보다 훨씬 개선된다.

(2) 본 실시예의 제어장치는 합성블록(8Cb)의 개량을 위하여 비례적분필터수단을 구비하고 있음에도 불구하고 성공적으로 안정화된다.

본 발명에 의한 상기 각 실시예에 있어서, 에러블록 및 출력블록의 임무가 종료된 후 나머지 시간에 마이크로 프로세서(13A)가 기억블록의 임무를 실행하도록 하는 것은, 새로운 제어신호치와 새로운 검출신호를 얻기 위한 계산시간지연을 극소화할 수 있기 때문에, 외란에 대한 내성을 개선하는 데에 극히 유리하다. 계산시간지연은 전반적인 제어이득을 결정하는데 있어 중요한 인자이며, 계산시간지연이 적을수록 전반적인 제어이득은 커진다.

특히, 기억블록내의 합성블록이 장차 사용할 1이상의 합성치를 작성하는 것은 계산시간지연을 극소화하는 데에 있어 극히 중요하다.

또한, 기억블록은 에러블록 및 출력블록의 임무를 위한 계산시간지연을 제외하고는 1검출주기의 나머지시간을 사용할 수 있기 때문에, 기억블록의 임무를 위한 계산시간을 극소화하는 것은 별로 중요하지 않다.

이상에서 첨부된 도면을 참조하여 본 발명의 특정한 실시예를 설명하였으나, 본 발명은 이들 실시예에만 국한되는 것이 아니고 본 기술분야에 통상의 지식을 가진 자라면 특허청구범위에 기재된 바와 같은 발명의 범위 및 취지를 벗어나지 않는 한도 내에서 다양하게 변경 실시할 수 있다는 것을 이해하여야 할 것이다.

예를 들면, 에러신호는, 모터용 제어장치가 속도검출기 뿐만 아니라 위상검출기를 구비하고 있는 경우에 모터의 속도 뿐만 아니라 위상도 제어하기 위하여 속도에러 및 위상에러의 합성신호일 수도 있는 것이다.

Claims

제어장치의 제어변수에 대응하는 검출신호를 발생하는 검출수단과, 상기 검출수단의 검출신호에 대응하는 에러신호를 발생하는 에러수단과, 상기 에러수단의 에러신호와 갱신주기 L의 간격으로 갱신된 복수의 기억치 중 적어도 1세트 N기억치(여기서 N 및 L은 2이상의 정수)를 혼합해서 얻은 제1혼합치에 대응하는 값으로 복수의 기억치를 주기적으로 순차 갱신하는 기억수단과, 상기 에러수단의 에러신호와 상기 기억수단의 1이상의 기억치를 혼합하여 얻은 제2혼합치에 대응하는 제어신호를 발생하여 상기 제어장치에 제어신호를 공급함으로써 상기 제어장치의 제어변수를 제어하는 출력수단을 구비하여서된 제어장치.
제1항에 있어서, 상기 기억수단은 N기억치중 적어도 하나의 선형조합을 동일한 신호를 가진 계수를 사용하여 주기적으로 계산하는 것을 특징으로 하는 제어장치.
제2항에 있어서, 모든 계수는 동일 혹은 거의 동일한 것을 특징으로 하는 제어장치.
제1항에 있어서, 상기 제어장치는 상기 에러수단, 상기 출력수단 및 상기 기억수단의 임무를 실행하는 마이크로 프로세서를 가지며, 상기 마이크로 프로세서는 상기 에러수단 및 상기 출력수단의 임무를 끝낸 후 나머지 시간동안 상기 기억수단의 임무를 수행하는 것을 특징으로 하는 제어장치.
제1항에 있어서, 상기 에러수단은 에러신호가 검출신호의 비례부분 뿐만 아니라 적분부분도 가지도록 비례적분필터수단을 구비한 것을 특징으로 하는 제어장치.
제1항에 있어서, 상기 출력수단은 제어신호가 비례부분 뿐만 아니라 제2혼합치의 적분부분도 가지도록 비례적분필터수단을 구비한 것을 특징으로 하는 제어장치.
제1항에 있어서, 상기 기억수단은, 기억치를 제1혼합치에 대응하는 값에 의해 일정한 간격 또는 거의 일정한 주기로 순차 갱신하는 갱신수단과, 갱신사이클 L의 간격으로 갱신된 상기 갱신수단의 N기억치중 적어도 하나의 선형조합에 대응하는 1이상의 합성치를 발생하는 합성수단으로 구성되고, 상기 갱신수단의 제1혼합치는 상기 에러수단의 에러신호와 상기 합성수단의 합성치를 혼합하여 얻는 것을 특징으로 하는 제어장치.
제7항에 있어서, 상기 합성수단은 동일한 신호의 계수를 이용하여 적어도 하나의 N기억치의 선형조합을 주기적으로 계산하는 것을 특징으로 하는 제어장치.
제8항에 있어서, 모든 계수는 동일하거나 거의 동일한 것을 특징으로 하는 제어장치.
제7항에 있어서, 상기 갱신수단은 얻어진 주기에 따라 순차적으로 일련의 제1혼합치의 선형조합에 의해 기억치중 하나를 주기적으로 갱신하는 것을 특징으로 하는 제어장치.
제7항에 있어서, 상기 출력수단의 제2혼합치는 상기 에러수단의 에러신호와 상기 합성수단의 적어도 하나의 합성치를 혼합하여 얻는 것을 특징으로 하는 제어장치.
제11항에 있어서, 상기 출력수단에 사용된 상기 합성수단의 합성치는 상기 갱신수단에 사용된 상기합성수단의 합성치보다 새로운 것임을 특징으로 하는 제어장치.
제7항에 있어서, 상기 합성수단은 얻어진 주기에 따라 순차적으로 N기억치의 일련의 선형조합을 선형으로 조합하여 각 합성치를 계산하는 것을 특징으로 하는 제어장치.
제어장치의 제어변수에 대응하는 검출신호를 발생하는 검출수단과, 상기 검출수단의 검출신호에 대응하는 에러신호를 발생하는 에러수단과, 상기 에러수단의 에러신호와 합성수단의 합성치를 혼합해서 얻은 제1혼합치에 대응하는 값에 의해 일정한 주기 혹은 거의 일정한 주기로 복수의 기억치를 순차 갱신하는 갱신수단과, 갱신사이클 L의 주기로 갱신된 상기 갱신수단의 N기억치(여기서 N 및 L은 2이상의 정수)중 적어도 하나의 선형조합에 대응하는 1이상의 합성치를 발생하는 합성수단과, 상기 에러수단의 에러신호와 상기 합성수단의 적어도 하나의 합성치를 혼합해서 얻은 제2혼합치에 대응하는 제어신호를 발생하여 그 제어신호를 상기 제어장치에 공급함으로써 상기 제어장치의 제어변수를 제어하는 출력수단을 구비하여서된 제어장치.
제어장치의 제어변수에 대응하는 검출신호를 발생하는 검출수단과, 상기 제어장치에 상기 검출수단의 검출신호에 대응하는 제어신호를 공급하여 상기 제어장치의 제어변수를 제어하는 제어수단을 구비하고, 상기 제어수단은 상기 검출수단의 검출신호에 대응하는 입력신호와 상기 제어수단의 제어신호에 영향을 주는 출력신호를 가진 정귀환루우프의 함수를 가지며, 상기 정귀환루우프는 일련의 N지연소자를 가진 전달함수를 순차적으로 구비하여 상기 N지연소자의 출력신호를 선형으로 조합함으로써 출력신호를 발생하고, 상기 각각의 N지연소자는 샘플링사이클 L의 주기동안(여기서, N 및 L은 2이상의 정수)지연을 행하도록 된 제어장치.
제어대상인 모터와, 상기 모터에 제어신호에 대응하는 전력을 공급하는 구동수단과, 상기 모터의 속도에 비례하는 주파수를 가진 센서신호를 발생하는 센서수단과, 센서신호 1 또는 1/2 주기마다 상기 모터의 속도에 대응하는 디지탈 숫자를 가진 검출신호를 얻는 속도 검출수단과, 상기 속도검출수단의 검출신호에 대응하는 에러신호를 발생하는 것으로서 에러신호가 검출신호의 비례부분 뿐만 아니라 적분부분도 가지도록 비례적분필터수단을 구비하고 있는 에러수단과, 적어도 갱신사이클 L의 주기(여기서, L은 2이상의 정수)만큼 선행하는 상기 기억치 1이상과 상기 에러수단의 에러신호를 혼합하여 얻은 제1혼합치에 대응하는 값에 의해 센서수단의 센서신호의 주기에 비례하는 갱신사이클 주기로 복수의 기억치를 순차 갱신하는 기억수단과, 상기 에러수단의 에러신호와 상기 기억수단의 1이상의 기억치를 혼합해서 얻은 제2혼합치에 대응하는 제어신호를 발생하여 당해 제어신호를 상기 구동수단에 공급하는 출력수단을 구비하여서된 제어장치.
제16항에 있어서, 상기 기억수단에 있어서 갱신사이클 L의 주기는 상기 모터의 1회전 주기의 정수배인 것을 특징으로 하는 제어장치.
제16항에 있어서, 상기 제어장치는 상기 에러수단, 상기 출력수단 및 상기 기억수단의 임무를 실행하는 마이크로 프로세서를 구비하고 있으며, 상기 마이크로 프로세서는 상기 에러수단 및 상기 출력수단의 임무를 끝낸 후 나머지 시간동안 상기 기억수단의 임무를 실행하는 것을 특징으로 하는 제어장치.
제16항에 있어서, 상기 기억수단은 기억치를 갱신사이클 주기의 간격으로 제1고정치에 대응하는 값에 의해 주기적으로 순차 갱신하는 갱신수단과, 갱신사이클주기 L의 간격으로 갱신된 상기 갱신수단의 N기억치(여기서, N은 2이상의 정수)중 적어도 하나의 선형조합에 대응하는 1 이상의 합성치를 발생하는 합성수단을 구비하고 있으며, 상기 갱신수단의 제1혼합치는 상기 에러수단의 에러신호와 상기 합성수단의 합성치를 혼합하여 얻은 것을 특징으로 하는 제어장치.
제19항에 있어서, 상기 합성수단은 동일한 신호의 계수를 가진 N기억치중 적어도 하나의 선형조합을 주기적으로 계산하는 것을 특징으로 하는 제어장치.
제20항에 있어서, 모든 계수는 동일 또는 거의 동일한 것을 특징으로 하는 제어장치.
제19항에 있어서, 상기 갱신수단은 얻어진 타이밍에 따라 순차적으로 기억치중 하나를 일련의 제1혼합치의 선형조합에 의해 주기적으로 갱신하는 것을 특징으로 하는 제어장치.
제19항에 있어서, 상기 출력수단의 제2혼합치는 상기 에러수단의 에러신호와 상기 합성수단의 적어도 하나의 합성치를 혼합하여 얻은 것임을 특징으로 하는 제어장치.
제23항에 있어서, 상기 출력수단에 사용된 상기 합성수단의 합성치는 상기 갱신수단에 사용된 상기 합성수단의 합성치보다 새로운 것임을 특징으로 하는 제어장치.
제19항에 있어서, 상기 합성수단은 얻어진 시간에 따라 순차적으로 N기억치의 일련의 선형조합을 선형으로 조합하여 각 합성치를 계산하는 것을 특징으로 하는 제어장치.
제어대상인 모터와, 상기 모터에 제어신호에 대응하는 전력을 공급하는 구동수단과, 상기 모터의 속도에 비례하는 주파수를 가진 센서신호를 발생하는 센서수단과, 센서신호의 1 또는 1/2 주기마다 상기 모터의 속도에 대응하는 디지탈숫자를 가진 검출신호를 얻는 속도검출수단과, 상기 속도검출수단의 검출신호에 대응하는 에러신호를 발생하는 에러수단과, 상기 에러수단의 에러신호와 적어도 갱신사이클 주기 L의 간격만큼 오래된 1이상의 기억치(여기서, L은 2이상의 정수)를 혼합하여 얻은 제1혼합치의 대응치에 의해 센서수단의 센서신호에 비례하는 갱신사이클 주기의 간격으로 복수의 기억치를 주기적으로 순차 갱신하는 기억치와, 제어신호에 비례부분 뿐만 아니라 제2혼합치의 적분부분까지도 포함되도록 하는 비례적분필터수단을 가진 것으로, 상기 에러수단의 에러신호와 상기 기억수단의 1이상의 기억치를 혼합하여 얻은 제2혼합치에 대응하는 제어신호를 발생해서 그 제어신호를 상기 구동수단에 공급하는 출력수단을 구비하여서된 제어장치.
제26항에 있어서, 상기 기억수단의 갱신사이클주기 L의 간격은 상기 모터의 1회전주기의 정수배인 것을 특징으로 하는 제어장치.
제26항에 있어서, 상기 제어장치는 상기 에러수단, 상기 출력수단 및 상기 기억수단의 임무를 실행하는 마이크로 프로세서를 구비하고 있으며, 상기 마이크로 프로세서는 상기 에러수단 및 상기 출력수단의 임무를 끝낸 후 나머지 시간동안 상기 기억수단의 임무를 실행하는 것을 특징으로 하는 제어장치.
제26항에 있어서, 상기 기억수단은, 제1혼합치의 대응치에 의해 갱신사이클 주기의 간격으로 기억치를 주기적으로 순차 갱신하는 갱신수단과, 갱신사이클주기 L의 간격으로 갱신된 상기 갱신수단의 N기억치(여기서, N은 2이상의 정수)중 적어도 하나의 선형조합에 대응하는 1이상의 합성치를 발생하는 합성수단으로 구성되고, 상기 갱신수단의 제1혼합치는 상기 에러수단의 에러신호와 상기 합성수단의 합성치를 혼합하여 얻은 것임을 특징으로 하는 제어장치.
제29항에 있어서, 상기 합성수단은 동일한 신호의 계수를 가진 N기억치의 적어도 하나의 선형조합을 주기적으로 계산하는 것을 특징으로 하는 제어장치.
제30항에 있어서, 모든 계수는 동일하거나 또는 거의 동일한 것을 특징으로 하는 제어장치.
제29항에 있어서, 상기 갱신수단은 얻어진 시간에 따라 순차적으로 기억치 중 하나를 일련의 제1혼합치의 선형조합에 의해 주기적으로 갱신하는 것을 특징으로 하는 제어장치.
제29항에 있어서, 상기 출력수단의 제2혼합치는 상기 에러수단의 에러신호와 상기 합성수단의 적어도 하나의 합성치를 혼합해서 얻은 것임을 특징으로 하는 제어장치.
제33항에 있어서, 상기 출력수단에 사용된 상기 합성수단의 합성치는 상기 갱신수단에 사용된 상기 합성수단의 합성치보다 새로운 것임을 특징으로 하는 제어장치.
제29항에 있어서, 상기 합성수단은 얻어진 시간에 따라 순차적으로 N기억치의 일련의 선형조합을 선형으로 조합하여 각 합성치를 계산하는 것을 특징으로 하는 제어장치.
제어대상인 모터와, 상기 모터에 제어신호에 대응하는 전력을 공급하는 구동수단과, 상기 모터의 속도에 비례하는 주파수를 가진 센서신호를 발생하는 센서수단과, 센서신호의 1 또는 1/2 주기마다 상기 모터의 속도에 대응하는 디지탈 숫자를 가진 검출신호를 얻는 속도검출수단과, 상기 구동수단에 상기 속도 검출수단의 검출신호에 대응하는 제어신호를 공급하는 제어수단을 구비하고, 상기 제어수단을 상기 속도검출수단의 검출신호에 대응하는 입력신호 및 상기 제어수단의 제어신호에 영향을 주는 출력신호를 가진 정귀환루우프의 함수를 가지며, 상기 정귀환루우프는 일련의 N지연소자를 가진 전달함수를 순차적으로 구비하여 동일한 신호의 계수를 가진 상기 N지연소자의 출력신호를 선형으로 조합함으로써 출력신호를 발생하고, 상기 각각의 N지연소자는 상기 모터의 1회전 주기의 정수배에 상당하는 샘플링사이클주기 L의 시간동안 지연되는 것을 특징으로 하는 제어장치.