Claims (1)
VME(Valued Memory Enable)방식의 데이타 전송 버스를 이용한 DTB마스터와 DTB슬레이브간의 데이타 전송에 있어서, FIFO램(11) 상태 신호인 FULL* 와 EMPTY 및 WR*, WR신호가 인가되는 앤드게이트(39,41,42)와 오아게이트(40)에 의해 D플립플롭(38)에 클럭이 인가되고, 버스 요구 및 응답 신호인 REQ, ACK* 신호 및 BERR*(버스에러) 신호와 DTACK* 신호에 의해 클리어되는 상기 D플립플롭(38)의 출력 AS*에 의해 DSO* 및 DSI* 신호 출력용 3상태 버퍼(51,52)가 동작되도록하여 ASM을 구성하며, 프로세서는 PWRITE*신호에 의해 동작되는 버퍼(12)를 통해 FIFO램(11)에 연결되고, 프로세서로부터의 PD00-PD31과 PLATCH*신호에 의해 동작되는 래치(31) 의 WR*신호와 DTB리퀘스터(37)의 ACK*신호가 인가되는 오아게이트(29)에 의해 동작되는 버퍼(15)를 통해 상기 FIFO램(11)의 출력이 DTB로 출력되며, 상기 래치(31)로부터의 반전 출력 WR신호와 ACK*신호가 인가되는 오아게이트(28)에 의해 동작되는 버퍼(14)를 통해 DTB상의 데이타가 FIFO램(11)에 저장되고, 프로세서의 PREAD*신호에 의해 동작되는 버퍼(13)에 의해 FIFO램(11)의 데이타가 프로세서로 출력되며, DTB상의 DTACK*신호나 상기 ACK*신호를 클럭으로 받고 프로세서의 PD00-PD07 및 PLOAD 신호에 의해 동작하는 다운카운터(33)의 출력은 D플립플롭(34)에 클럭으로 인가되고, TREGGER*(ASM시작)신호와 BERR*및 PRESET*신호에 의해 각각 프리세트되거나 클리어 되는 상기 D플립플롭(34)에 의해 DTB리궤스터(37)로 REQ(버스요구)신호가 인가되도록 하여 각 신호의 에지에서 구동되는 ASM으로 구성된 DTB로 불필요한 시간 지연을 없애도록한 VME버스의 DTB용 데이타 전송장치.In the data transfer between the DTB master and the DTB slave using the VME (Valued Memory Enable) data transfer bus, the AND gate 39 to which the FULL *, EMPTY, WR *, and WR signals, which are the FIFO RAM 11 status signals, are applied, The clock is applied to the D flip-flop 38 by the 41 and 42 and the oragate 40, and cleared by the REQ, ACK * signal, the BERR * (bus error) signal, and the DTACK * signal, which are bus request and response signals. The ASM is configured by operating the three-state buffers 51 and 52 for outputting the DSO * and DSI * signals by the output AS * of the D flip-flop 38, and the processor 12 operates the buffer 12 operated by the PWRITE * signal. An OR gate connected to the FIFO RAM 11 through which the WR * signal of the latch 31 and the ACK * signal of the DTB requester 37 are applied by the PD00-PD31 and PLATCH * signals from the processor. The output of the FIFO RAM 11 is output to the DTB via the buffer 15 operated by 29, and from the latch 31 The data on the DTB is stored in the FIFO RAM 11 through the buffer 14 operated by the OR gate 28 to which the inverted output WR signal and the ACK * signal are applied, and the buffer operated by the PREAD * signal of the processor ( 13) the data of the FIFO RAM 11 is output to the processor, and the output of the down counter 33 which receives the DTACK * signal on the DTB or the ACK * signal as a clock and operates by the PD00-PD07 and PLOAD signals of the processor. Is applied to the D flip-flop 34 as a clock and is preset by the TREGGER * (ASM start) signal and the BERR * and PRESET * signals, respectively. DTB data transmission device of VME bus which eliminates unnecessary time delay with DTB consisting of ASM driven at the edge of each signal by applying REQ (bus request) signal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.