KR900003072Y1

KR900003072Y1 - 이피롬 프로그램시 인가전원 발생회로

Info

Publication number: KR900003072Y1
Application number: KR2019870010150U
Authority: KR
Inventors: 정중호
Original assignee: 삼성반도체통신 주식회사; 강진구
Priority date: 1987-06-24
Filing date: 1987-06-24
Publication date: 1990-04-12
Also published as: KR890001267U

Abstract

내용 없음.

Description

이피롬 프로그램시 인가전원 발생회로

제1도는 종래의 회로도.

제2도는 본 고안에 따른 회로도.

* 도면의 주요부분에 대한 부호의 설명

R10-R13 : 저항 T11 : 변압기

Q11-Q12 : 트랜지스터 D11, D12 : 제1,2정류기

D13-D14 : 제너다이오드 C11-C14 : 캐패시터

IC13 : 래치 IC11, IC12 : 제1,2레귤레이터

본 고안은 이피롬(EPROM : Erasble and Programmable ROM)에 데이터를 프로그램할시 EPTOM의 전원(Vpp) 변환회로에 관한 것으로서, 특히 무접점으로 이피롬에 손상을 주지 않으면서 프로그램전원(Vpp)을 절환하여 공급할 수 있는 회로에 관한 것이다.

일반적으로 이피롬은 종류에 따라 프로그램이 다양하게 요구된다. 그러므로 이피롬에 데이터를 프로그램할시 이피롬의 종류에 따라 프로그램전원(Vpp)을 선택절환하여 공급하여 왔었다. 제1도는 종래 이피롬의 프로그램시 전원공급 회로도이다.

제1도에서 상세히 살펴보면 이피롬의 프로그램시 3개의 전원이 필요한데, 제1레귤레이터(IC1)는 5V전용레귤레이터로서 중앙처리장치(CPU)나 릴레이구동 및 이피롬을 프로그램하기 전 또는 프로그램한 것이 맞는지 확인시 프로그램 내용을 읽어낼 때의 프로그램전원(Vpp)으로 5V가 사용된다.

또한 제2레귤레이터(IC2)는 12.5V용 레귤레이터로, 12.5V용 이피롬을 프로그램할 때 프로그램 전원(Vpp)으로 사용되는 것이며, 제3레귤레이터(IC4)는 21V용 레귤에이터로서 21V용 이ㅣ론을 프로그램할때 프로그램전원(V_PP)으로 사용된다.

K0과 K1은 릴레이로서 릴레이(K1)는 +5V에서 12.5V로 절환일 때 사용하며 NC는 정상접속 단자로 트랜지스터(TR1-TR2)가 오프되어 릴레이(K0),(K1)가 동작하지 않을 때 접속되는 단자이고, NO정상개방 상태단자로 트랜지스터(TR1-TR2)가 온 되었을 때 릴레이(K0)(K1)가 동작하여 접속되는 단자이다. CO는 릴레이 공통 단자이다. 따라서 초기상태는 중앙처리장치(CPU)가 전압제어용래치(IC3)에 ＂0＂를 라이트(Write)하여 상기 전압제어용래치(IC3)의 출력단(Q0,Q1)을 모두 ＂로우＂상태로 하면 트랜지스터(TR1-TR2)가 모두 오프되어 프로그램전압(Vpp)이 +5V로 된다. 프로그램을 하기 위해 중앙처리장치(CPU)에서 전압제어용래치(IC3)의 출력단(Q0)이 ＂1＂이 되도록 라이트하면 트랜지스터(TR1)가 온되어 릴레이(K1)을 동작시켜 릴레이(K1)의 접점이 정상 접속단자(NC)에서 정상 개방단자(NO)로 바뀌면서 프로그램전원(Vpp)이 제1레귤레이터(IC1)의 출력5V에서 제2레귤레이터(IC2)의 전압 +12.5V로 절환되며 저항(R1)과 캐패시터(C5)에 의해 스파이크를 제거한다.

그러나 이는 릴레이(K1)에 의해 접속되는 방식이므로 스파이크를 완전히 제거하는 것은 불가능하여 이피롬에 손상을 주게 된다.

또한 이피롬의 종류에 따라 프로그램전원(Vpp)이 21V일 경우 제1도에서 21V용 제3레귤레이터(IC4)는 중앙처리장치(CPU)의 제어에 의해 전압제어용래치(IC3)의 출력단(Q0,Q1)으로 ＂로우＂신호를 출력하게 되는데, 이때 트랜지스터(TR1,TR2)가 오프되어 릴레이(K0,K1)가 정상 접속단자(NC)에 연결되므로 프로그램전원(Vpp)이 5V로 공급되다가, 21V용 이 피롬프로그램시 상기 중앙처리장치(CPU)의 제어에 의해 상기 전압제어용래치(IC3)의 출력단(Q1)으로 ＂하이＂신호가 출력된다. 그리고 출력단(Q0)으로 ＂로우＂신호가 출력되면 트랜지스터(TR1)는 오프되고, 트랜지스터(TR2)는 온된다. 이로 인해 릴레이(K0)가 온되어 정상 접속단자(NC)에서 정상 개방단자(NO)로 연결되어 프로그램전원(Vpp)이 21V가 된다.

상기한 바와 같이 중앙처리장치(CPU)의 제어에 따라 릴레이(K0-K1)가 구동되어 접점의 정상 접속단자(NC)나 정상개방단자(NO)에 연결되므로 스파이크가 발생되어 이피롬(EPROM)에 손상을 입혀 왔었다.

따라서 본 고안의 목적은 무접점제어에 의해 스파이크 없이 이피롬에 프로그램전원(Vpp)을 여러 값으로 절환하여 공급할 수 있는 회로를 제공함에 있다.

이하 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 고안에 따른 회로도로서, 제2도중 R10-R12은 저항, Q11-Q12은 트랜지스터, T11은 변압기, D11-D12는 제1,2정류기, D13은 7.5V용 제너다이오드, D14를 8.5V용 제너다이오드, C11-C14는 캐패시터, IC11과 IC12는 출력전압이 같은 5V전용 제1,2레귤레이터, IC13은 어드레스와 데이터에 의해 트랜지스터(Q11-Q12) 각각을 제어할 수 있는 전압제어용래치, CPU는 중앙처리장치이며 전원(AC)의 전압변환용 변압기(T11)을 지나 제1,2정류기(D11,D12)에서 소정의 직류전압으로 정류되도록 구성되며, 상기 제1,2정류기(D11,D12)의 출력단(+,-)에 전원안정화용 캐패시터(C11,C12)을 접속하며 또한 제1레귤레이터(IC11)의 출력단에 전원안정화용 캐패시터(C13)을 접속하여 접지(GND)간에 제1전원(Vcc) 5V를 얻도록 구성하여, 중앙처리장치(CPU)등의 전원으로 사용하며 제2레귤레이터(IC12)의 입력단(IN)과 공통단(C)과 연결된 노드(a) 사이에 저항(R10)을 접속하고, 상기 노드(a)로부터 전압 제어용 트랜지스터(Q11)의 콜렉터와 제너다이오드(D13)의 캐소드를 연결하며, 상기 제너다이오드(D13)의 애노드와 제너다이오드(D14)의 캐소드를 접속하고, 상기 제너다이오드(D13)와 제너다이오드(D14)의 연결노드(b)에 트랜지스터(Q12)의 콜렉터를 접속하며 상기 트랜지스터(Q12)의 에미터와 제너다이오드(D14)의 애노드를 연결하며, 중앙처리장치(CPU)의 데이터단(D₀)에 전압제어용래치(IC13)의 데이터단(D)을 접속하고 어드레스제어단(ADD)에 전압제어용래치(IC13)의 어드레스단을 접속하며, 중앙처리장치(CPU)의 기입제어단(WR)을 상기 전압제어용래치(IC13)의 로드단에 접속한다.

상기 전압제어용래치(IC13)의 출력단(O1,O2)이 저항(R11,R12)통해 상기 트랜지스터(Q11,Q12)의 베이스에 연결하며 상기 제2레귤레이터(IC12)의 출력단(OUT)과 트랜지스터(Q11,Q12)의 에미터단 사이에 전원 전압 제어용 캐패시터(C14)를 연결하여 이피롬 프로그램 전원(Vpp)을 얻도록 구성된다.

상술한 구성에 의거하여 본 고안의 구체적 일실시예를 제2도를 참조하여 상세히 설명하면 제1정류기(D11) 및 캐패시터(C11), 제1레귤레이터(IC11), 캐패시터(C13)는 중앙처리장치(CPU)를 구동시키는 제1전원(Vcc)으로 사용되므로 프로그램 전원(Vpp)과는 무관하다.

또한 제2정류기(D12)를 통한 출력정류전원이 약 25V이라고 볼 때, 프로그램전원(Vpp)은 제2레귤레이터(IC12)의 공통단(C)의 전위(VC)와 제2레귤레이터(IC12)의 출력인 5V를 합한 전압이 된다.

이때 중앙처리장치(CPU)의 제어에 의해 전압제어용래치(IC13)의 출력단(O1)이 ＂하이＂상태 이면 트랜지스터(Q11)가 온되어 상기 트랜지스터(Q11)의 온전압 0.2V가 제2레귤레이터(IC12)의 공통단(C)의 전위(VC)이므로 프로그램전원(Vpp)은 제2레귤레이터(IC12)의 출력전압(Vcc:5V)+0.2V가 된다.

12.5V용 이피롬일 경우 중앙처리장치(CPU)의 제어에 의해 전압제어용래치(IC13)의 출력단(O1)을 ＂로우＂상태로 하고, 출력단(O2)이 ＂하이＂상태로 되어 트랜지스터(Q11)을 오프, 트랜지스터(Q12)을 온하여 상기 트랜지스터(Q12)의 온전압이 0.2V가 된다. 이때 제2레귤레이터(IC12)의 공통단(C)의 전위(VC)는 트랜지스터(Q12)의 온전압 0.2V와 제너다이오드(D13)의 기준전압 7.5V를 합하여 7.7V가 된다. 따라서 프로그램전원(Vpp)=VC+5=12.7V가 된다.

프로그램 전원(Vpp)이 14V 이상이면 이피롬에 손상을 주므로 12.7V은 과전압이 되지 않으며, 프로그램전원 (Vpp)=+5V에서 12.7V로 절환시 무접점 제어이므로 스파이크 노이즈가 전혀 없다. 이어서 21V용 이피롬의 경우는 중앙처리장치(CPU)에 의해 전압제어용래치(IC13)의 출력단(O1,O2)를 ＂로우＂상태로 하면 트랜지스터(Q11,Q12)가 모두 오프되어 제너다이오드(D13)의 양단전압 7.5V와 제너다이오드(D14)의 양단전압 8.5V를 합한 16V가 제2레귤레이터(IC12)의 공통단(C)의 전위(VC)=16V가 된다. 따라서 프로그램전원(Vpp)=16V+5V=21V가 되어 21V용 이피롬도 하나의 전원으로 무접점 제어에 의해 프로그램 할 수 있으며 스파이크 노이즈 없고 이피롬에 손상을 주지 않도록 한다.

상술한 바와 같이 이피롬을 프로그램할시 프로그램전원(Vpp)을 5V에서 12.5V 또는 21V로 절환할 수 있으며 무접점에 의한 전압제어로 릴레이에 의한 스파이크 발생이 없으므로 이피롬의 손상을 주지 않고 프로그램 할 수 있으며 전원의 수도 줄일 수 있는 이점이 있다.

Claims

교류를 정류하는 제1,2정류기(D11,D12)와 제어부인 중앙처리장치(CPU)와 전압제어용래치(IC13)와 제1,2레귤레이터(IC11,IC12)를 구비한 이피롬 전원(Vpp)변환 회로에 있어서, 상기 제1레귤레이터(IC11)의 출력단(OUT)과 공통단(C)간에 캐패시터(C13)을 접속하여 상기 중앙처리장치(CPU)의 전원(Vcc)을 얻어내고 상기 제1,2정류기(D11,D12)의 부전원단(-)간이 접속되며 상기 제2레귤레이터(IC12)의 입력단(IN)과 공통단(C)에 저항(R10)을 접속하고, 상기 래치(IC13)의 출력단(O1,O2)으로부터 저항(R11,R12)을 출력 트랜지스터(Q11,Q12)의 베이스에 접속하여 전압을 제어하고 상기 트랜지스터(Q11)의 콜렉터에 제2레귤레이터(IC2) 공통단(C)인 노드(a)점을 접속하고 상기 트랜지스터(Q12)의 콜렉터와 상기 노드(a) 사이에 제너다이오드(D13)을 접속하며 상기 트랜지스터(Q12)의 콜렉터와 에미터간에 제너다이오드(D14)을 접속하여 제2레귤레이터(IC12)의 출력단(out)과 접지간에 캐패시터(C14)을 접속하여 상기 전압제어용래치(IC13)의 출력에 따라 프로그램전원(Vpp)을 얻도록 구성함을 특징으로 하는 이피롬 프로그램시 인가전원 발생회로.