KR900002007Y1

KR900002007Y1 - Peak hold circuit

Info

Publication number: KR900002007Y1
Application number: KR2019860022345U
Authority: KR
Inventors: 김형범
Original assignee: 삼성전자주식회사; 한형수
Priority date: 1986-12-31
Filing date: 1986-12-31
Publication date: 1990-03-12
Also published as: KR880013522U

Abstract

내용 없음.No content.

Description

Peak hold circuit

제 1 도는 조래의 회로도.1 is a circuit diagram of a sputum.

제 2 도는 본 발명을 따른 회로도.2 is a circuit diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

R1-R4 : 저항 OP1-OP2 : 연산증폭기R1-R4: Resistor OP1-OP2: Operational Amplifier

SW1 : 스위치 D1-D3 : 다이오드SW1: Switch D1-D3: Diode

C : 캐패시터C: Capacitor

본 고안은 아날로그 메모리 동작을 수행하는 피크 홀드(Peak Hold)회로에 관한 것으로, 특히 간단한 구성으로 리세트 회로를 구성하여 스스로 리세트할 수 있는 피트 홀드회로에 관한 것이다.The present invention relates to a peak hold circuit for performing an analog memory operation, and more particularly, to a pit hold circuit that can be reset by configuring a reset circuit with a simple configuration.

일반적으로 피트 홀드 회로는 소정시간 아날로그 신호의 피트치를 홀드 함으로써 아날로그 메모리 동작을 수행하기 위하여 많이 사용되는 회로이다.In general, a pit hold circuit is a circuit that is frequently used to perform an analog memory operation by holding a pitch of an analog signal for a predetermined time.

제1도는 종래의 회로도로서, 연산증폭기(OP1), 다이오드(D1)와 저항(R1)으로 구성된 입력버퍼 수단과, 스위치(SW1), 다이오드(D1), 캐패시터(C1)로 구성된 피크홀드 수단과, 연산증폭기(OP2)의 출력버퍼수단과, 리세트 스위치(SW2)로 구성된다.1 is a circuit diagram of the related art, comprising: an input buffer means composed of an operational amplifier OP1, a diode D1, and a resistor R1, a peak hold means composed of a switch SW1, a diode D1, and a capacitor C1; And an output buffer means of the operational amplifier OP2 and the reset switch SW2.

상기 구성에 의거 종래의 피크홀드과정을 설명하면, 최초 입력되는 아날로그 신호의 피크치를 홀드하기 위하여 제1제어신호(CTL1)는 "온"상태이고, 제2제어신호(CTL2)는 오프상태가 된다.Referring to the conventional peak hold procedure based on the above configuration, the first control signal CTL1 is in the "on" state and the second control signal CTL2 is in the off state in order to hold the peak value of the first analog signal. .

이때 입력 아날로그 신호가 볼테지 플로워(Voltage Follow)인 연산증폭기(OP1)의 비반전 단자에 입력되면, 다이오드(D1)과 저항(R1)에 의해 (+)전압만이 스위치(SW1)을 통하여 입력된다.At this time, if the input analog signal is input to the non-inverting terminal of the operational amplifier OP1, which is a voltage follower, only the positive voltage is input through the switch SW1 by the diode D1 and the resistor R1. do.

그러면 상기 정류신호는 스위치(SW1) 및 다이오드(D2)를 통해, 캐패시터(C1)에 저장된다.The rectified signal is then stored in the capacitor C1 through the switch SW1 and the diode D2.

이후 상기 캐패시터(C1)에는 입력되는 아날로그 신호의 피크값이 홀드되며, 이 시점에서 제1제어신호(CTL1)를 해제하며, 볼테지 플로워인 연산증폭기(OP2)는 상기 피크치 신호를 출력단인 A/D 변환기축으로 출력한다.Thereafter, the peak value of the input analog signal is held in the capacitor C1. At this point, the first control signal CTL1 is released, and the operational amplifier OP2, which is a voltage follower, outputs the peak value signal A /. Output to the D converter shaft.

이때 제2제어신호(CTL2)는 계속 오프상태를 유지하여 스위치(SW2)를 열어 놓아 A/D 변환기에서 피크치 값을 처리할 수 있는 시간적 여유를 제공한다.At this time, the second control signal CTL2 is kept in the OFF state to keep the switch SW2 open to provide time margin for processing the peak value in the A / D converter.

이후 상기 A/D 변환기에서 상기 피크치 신호에 대한 처리를 종료하면, 상기 제2제어신호(CTL2)를 발생시키며 이로인해 리세트 스위치(SW2)가 "온"되면 상기 홀드 캐패시터(C1)에 홀드하고 있던 (+)전압이 스위치(SW2)를 통하여 방전하므로 연산증폭기(OP2)의 출력은 0가 된다.Thereafter, when the A / D converter finishes processing the peak value signal, the second control signal CTL2 is generated. As a result, when the reset switch SW2 is turned “on”, the A / D converter is held in the hold capacitor C1. Since the positive voltage was discharged through the switch SW2, the output of the operational amplifier OP2 is zero.

따라서 상기의 과정을 반복하면서 입력 아날로그신호의 피크치를 연속적으로 홀드하게 되는데, 이때 피크치 홀드 시작 시점에서 제1제어신호(CTL1)를 발생하여 캐패시터(C1)와의 통로를 형성하고, 피크치 신호의 처리를 종료하면 다시 제2제어신호(CTL2)를 발생하여 스위치(SW2)를 온시키므로 캐패시터(C1)의 충전전하를 방전시킨다.Therefore, the above process is repeated, and the peak value of the input analog signal is continuously held. At this time, the first control signal CTL1 is generated at the start of the peak value hold to form a path with the capacitor C1, and the peak value signal is processed. Upon completion, the second control signal CTL2 is generated again to turn on the switch SW2, thereby discharging the charge charge of the capacitor C1.

그러나 상기와 같은 제1 및 제2제어신호(CTL1, CTL2)는 마이컴 등의 프로그램에 의해 외부에서 인가되는데 이때 제1제어신호(CTL1) 및 제2제어신호(CTL2)의 발생 시간차를 잘 조정해야 한다.However, the first and second control signals CTL1 and CTL2 as described above are externally applied by a program such as a microcomputer. In this case, the time difference between the first control signal CTL1 and the second control signal CTL2 should be well adjusted. do.

즉, 아날로그 신호의 입력 통로를 제어하는 스위치(SW1)와 피크치를 홀드하고 있는 캐패시터(C1)의 방전통로를 형성하는 스위치(SW2)는 일정시간 차를 유지하며 구동되어야 한다.That is, the switch SW1 for controlling the input passage of the analog signal and the switch SW2 for forming the discharge passage of the capacitor C1 holding the peak value should be driven while maintaining a certain time difference.

그러므로 종래의 피크홀드 회로에서는 이를 프로그램에 의해 수행하였으므로, 프로그램 사이즈가 커지는 동시에 복잡하였으며, 이에 따라 스위치(SW2)를 구동하기 위한 부품증가등의 문제점이 있었다.Therefore, in the conventional peak hold circuit, this is performed by a program, and thus the program size is large and complicated, and thus there is a problem such as an increase in parts for driving the switch SW2.

따라서 본 고안의 목적은 입력 아날로그 신호의 피크치를 홀드한 후, 자동적으로 상기 홀드된 피크신호를 방전시킬 수 있는 피크 홀드회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a peak hold circuit capable of automatically discharging the held peak signal after holding the peak value of the input analog signal.

이하 본 고안을 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 고안의 구체회로도로서, 연산증폭기(OP1), 다이오드(D1)와 저항(R1)으로 구성된 입력 버퍼수단과, 스위치(SW1), 다이오드(D2), 저항(R2), 캐패시터(C1)로 구성된 피크 홀드 수단과, 연산증폭기(OP2)의 출력버퍼 수단과, 저항(R3-R4)와 다이오드(D3)로 구성된 방전 수단으로 구성된다.2 is a specific circuit diagram of the present invention, and includes an input buffer means composed of an operational amplifier OP1, a diode D1, and a resistor R1, a switch SW1, a diode D2, a resistor R2, and a capacitor C1. Peak holding means, the output buffer means of the operational amplifier OP2, and the discharge means consisting of the resistors R3-R4 and the diode D3.

상술한 구성에 의거 본 고안을 상세히 설명한다.Based on the above-described configuration will be described the present invention in detail.

아날로그 신호가 연산증폭기(OP1)의 비반전단자에 입력되면, 연산증폭기(OP1)는 이 신호를 동일 크기의 신호로 버퍼링 출력하며, 상기 연산증폭기(OP1)의 이 신호를 동일 크기의 신호로 버퍼링 출력하며, 상기 연산 증폭기(OP1)의 출력전압은 다이오드(D1)와 저항(R1)에 의하여 (-)부분이 제거되고 (+)부분만이 통과되어 정류된다.When the analog signal is input to the non-inverting terminal of the operational amplifier OP1, the operational amplifier OP1 buffers and outputs this signal as a signal of the same size, and buffers this signal of the operational amplifier OP1 as a signal of the same size. The output voltage of the operational amplifier OP1 is rectified by removing the negative portion by the diode D1 and the resistor R1 and passing only the positive portion.

이때 제1제어신호(CTL1)에 의해 스위치(SW1)이 온 되어 있으며, 상기 연산증폭기(OP1)를 출력하는 신호가 다이오드(D2)를 통하여 캐패시터(C1)에 (+)전압의 피크 값이 홀드되고 캐패시터(C1)의 충전된 (+)전압은 연산증폭기(OP2)의 비반전 단자에 입력되고, A/D 변환기기측으로 출력된다.At this time, the switch SW1 is turned on by the first control signal CTL1, and the signal outputting the operational amplifier OP1 is held at the peak value of the positive voltage to the capacitor C1 through the diode D2. The charged positive voltage of the capacitor C1 is input to the non-inverting terminal of the operational amplifier OP2 and output to the A / D converter side.

여기서 일단을 그라운드 단에 접속하고 있는 캐패시터(C1)의 타단은 저항(R3)에 접속하고, 저항(R3)의 타단을 전원(+Vcc)에 접속하고, 연산증폭기(OP2)의 출력단에 애노드가 접속된 다이오드(D3)의 캐노드를 상기 저항(R3,R4)의 사이에 접속하여 캐패시터(C1)의 홀드전하에 대한 방전통로를 형성한다.Here, the other end of the capacitor C1 connecting one end to the ground terminal is connected to the resistor R3, the other end of the resistor R3 is connected to the power supply (+ Vcc), and the anode is connected to the output terminal of the operational amplifier OP2. The cathode of the connected diode D3 is connected between the resistors R3 and R4 to form a discharge passage for the hold charge of the capacitor C1.

이때 캐패시터(C1)과 연산증폭기(OP2)의 비반전단자 사이에 노드 A를 잡고, 연산증폭기(OP2)의 출력단에 노드 B를 잡고, 저항(R3)와 저항(R4)의 사이에 노드 C를 잡으면 점 A와 점 C의 전압의 차는 다이오드(D3)의 순방향 전압 강하에 의해 0.6V가 된다.At this time, hold node A between the capacitor C1 and the non-inverting terminal of the operational amplifier OP2, hold node B at the output terminal of the operational amplifier OP2, and place node C between the resistor R3 and the resistor R4. In this case, the difference between the voltage between point A and point C is 0.6V due to the forward voltage drop of diode D3.

즉, 연산증폭기(OP2)은 입력임피던스가 매우 크며 출력 임피던스가 작고, 전압 이득 1이므로 노드 A의 입력전압과 노드 B의 출력전압이 같아 다이오드(D3)의 전압 강하분 만큼의 차이가 노드 A와 노드 C 사이에 있게 된다.That is, since the operational amplifier OP2 has a large input impedance, a small output impedance, and a voltage gain of 1, the input voltage of the node A and the output voltage of the node B are the same, so that the difference between the voltage drop of the diode D3 and the node A3 is different. It is between node C.

따라서, 노드 A에서 노드 C로 흐르는 전류는+로 고정되어 정전류가 흐르게 되며, 일정시간이 지나면 저항(R3,R4)를 통하여 전원(-Vcc)측으로 캐패시터(C1)의 홀드 전하가 방전된다.Thus, the current flowing from node A to node C It is fixed to + and a constant current flows. After a predetermined time, the hold charge of the capacitor C1 is discharged to the power supply (-Vcc) through the resistors R3 and R4.

즉, 저항(R3,R4)와 다이오드(D3)가 리세트 회로를 구성되어 외부의 제어 없이 자동적으로 일정시간이 지나면 캐패시터(C1)에 충전되어 있는 피크치를 리세트 시키게 된다. 이때 캐패시터(C1)의 방전시간은 저항(R3,R4)의 값을 조절하여 결정할 수 있다.That is, the resistors R3 and R4 and the diode D3 form a reset circuit, which automatically resets the peak value charged in the capacitor C1 after a predetermined period of time without external control. In this case, the discharge time of the capacitor C1 may be determined by adjusting the values of the resistors R3 and R4.

상술한 바와 같이 피크홀드회로 구성시, 외부의 별도 제어신호 없이 홀드된 피크 신호를 방전할 수 있으므로 제어 프로그램의 싸이즈를 감축할 수 있는 동시에 제어신호에 따른 구성 부분을 간략화할 수 있는 이점이 있다.As described above, when the peak hold circuit is configured, the held peak signal can be discharged without an external control signal, thereby reducing the size of the control program and simplifying the component according to the control signal.

Claims

A peak hold circuit comprising means for buffering an input analog signal, means for holding a peak value of the buffered analog signal, and an output buffer means for outputting the peak signal to an A / D converter side, the peak hold circuit comprising: The resistors R3 and R4 are connected in series to the output terminal, the power supply (-Vcc) is connected to the other end of the resistor R4, and a forward diode D3 is connected between the output buffer means and the resistors R3 and R4. And a peak signal of the peak value holding means is automatically discharged to the power supply (-Vcc) through the resistors R3 and R4 after a predetermined time.