KR900001684B1 - 반도체장치 제조에 사용되는 십자선과 십자선패턴 검사방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치 제조에 사용되는 십자선과 십자선패턴 검사방법

제1도는 레티클(Reticle)패턴을 검사하기 위한 장치의 개통도.

제2도는 검사장치의 선형 배열된 영상 감지기들이 레티클판의 표면을 주사하는 것을 나타내는 도면의 평면도.

제3도는 종래의 기준패턴이 레티클 패턴으로 인쇄되는 레티클 판 표면의 평면도.

제4도는 본 발명의 기준패턴의 일실시예로서 레티클 패턴이 인쇄된 레티클 판표면의 평면도.

제5도는 본 발명의 기준패턴의 형태의 일실시예를 나타내는 도면.

제6도는 본 발명의 기준패턴으로서 레티클 패턴이 인쇄된 레티클 표면의 일부 평면도로서 레티클판상의 주사를 나타내는 평면도.

본 발명은 반도체장치 제조시 패턴닝 공정에 사용되는 레티클(Reticle)과 그위의 레티클 패턴을 검사하기 위한 방법에 관한것이다. 특히, 본 발명은 레티클 패턴 검사용 기준패턴에 관한 것이다. 기준패턴은 페티클 패턴 영역에 전체적으로 분포되어 있으며, 레티클 표면상에 인쇄되며, 동일 형상과 크기를 각각 갖고 있는 여러 조각의 기준패턴으로 구성되어 있다.

각 조각의 크기는 너무나 작으므로 패턴닝 공정에 영향을 주지 않는다. 왜냐하면, 반도체 장치 또는 포토마스크용 기판상에 투영되는 조각의 영상크기는 패턴닝 공정시에 축소노출의 해상력 한계 이하에 있기 때문이다.

반도체장치는 패턴닝 공정에 의해 제조되며, 반도체다이는 동일한 반도체기판상에 상이한 패턴들의 영상을 인쇄함으로써 제조되며, 그리고 그의 대량생산은 반복적으로 배열되는 동일 패턴들을 동시에 인쇄함으로써 수행된다. 레티클 패턴은 패턴닝 공정에서 원패턴이다.

레티클판은 석영 유리기판으로 제조되며, 그위에 니켈과 같은 금속을 피복하여 레티클 패턴을 형상한다. 반도체기판상의 패턴닝은 레티클 패턴의 영상을 직접 노출시키거나 또는 석영 유리판으로 제조된 광마스크 기판상에 레티클 패턴 영상들을 인쇄하여 제조된 광마스크 패턴의 영상을 노출시켜 줌으로서 행한다.

최근에, IC는 초고집적밀도를 갖고 있어 레티클 패턴은 아주 정교하다.

그러므로, 반도체 또는 광마스크 기판상의 레티클 패턴의 노출은 다음단계들, 즉, 기판상의 패턴크기의 5내지 10배 정도로 크게 레티클 패턴의 크기를 확대한 다음, 1/10 내지 1/5의 축소율을 갖는 축소 광학 시스템에 의해 기판상에 레티클 패턴의 영상을 노출시키는 단계들에 의해 수행된다.

따라서, 레티클 패턴은 IC제조에 중요한 역활을 하므로 레티클 패턴의 검사방법 또한 대단히 중요하며 다음 세가지 방법이 있다. 즉, 첫째, 마이크로스코프로서 각각의 레티클 패턴을 사람이 관측하여 행하는 시각 검사방법, 둘째, 영상감지기를 사용하여 한쌍의 마이크로스코프로부터 나오는 레티클 패턴들의 두광학 영상들을 변환하여된 전기신호들을 비교하여 행하는 패턴 비교검사방법, 세째, 두 그룹의 데이타 즉, 영상감지기를 사용하여 레티클 패턴으로부터 얻은 데이타와 레티클 패턴의 제조를 위해 설계하여 얻은 데이타를 비교 하여 행하는 데이타 비교검사방법이 있다.

시각검사는 반도체 장치의 대량생산 공정에는 드물게 사용된다.

왜냐하면 검사자의 긴 시간을 필요로하며 검사미스가 쉽게 발생하기 때문이다. 패턴비교방법은 메모리 IC의 메모리 패턴들과 같이 반복하는 패턴들을 갖는 레티클 패턴을 검사하는데에 효과적이다. 왜냐하면, 검사속도가 빠르기 때문이다. 그러나 논리 IC에 대한 패턴과 같이 반복하지 않는 패턴들을 갖는 레티클 패턴을 검사하는데에는 효과적이 못된다.

데이타 비교방법은 반복하지 않는 패턴을 갖는 레티클 패턴을 검사하는데에 효과적이다. 왜냐하면, 데이타 비교방법은 고검사정밀도가 가능하고 반도체장치의 신속한 발전으로 검사속도가 최근에 증가하고 있기 때문에 , 데이타 비교방법은 거의 모든 종류의 레티클 패턴들을 검사할 수 있게 되었다.

본 발명의 레티클은 상기 3가지 방법중 어느 하나로 적용될 수 있으나 여기서는 종래는 마스크 검사장치인 데이타 비교방법의 동작원리를 간략하게 설명한다. 데이타 비교방법은 제1도에 개통도를 보이고 있는 마스크 검사장치에 의해 행해질 수 있다.

도면에서, 레티클 패턴은 스테이지(STAGE)1상에 설치된 레티클판 R상에 피복되어 있고, 중앙처리유니트(CPU) 14가 스테이지 제어가 6을 제어하여 STAGE 1을 구동시켜 광학시스템 2에 대해 X 및 Y방향으로 레티클판 R을 이동시켜 준다. 여기서 통상적으로 한 방향(예,X방향)은 주사를 위한 것이고, 다른 방향(Y방향)은 다음 주사를 위해 이동시키기 위한 것이다.

광학시스템 2는 영상감지기 3으로 레티클 패턴의 영상들을 취하기 위한 것이다. 영상감지기 3은 광학시스템 2의 광학축에 대해 수직으로 배열되어 있는 선형 배열상태로 레티클판 R의 주사방향에 대해 횡방향으로 형성된 감지소자들로 구성되어 있다. 감지소자 배열은 레티클 판, R이 예를들어 X방향으로 이동될 경우 Y방향으로 배치된다.

이는 레티클 판 R의 평면도로서 영상감지기 3의 동시 검출가능영역(이하 IFOV라 칭함)의 주사를 나타내고 제2도에 보이고 있다. 표시번호 20은 1024개의 선형으로 배열된 감지소자들로 구성된 영상감지기 3의 IFOV를 나타내며, IFOV 20은 판 R이 마이너스 X방향으로 이동될 때 주파촉 21로서 방향 26으로 레티클 판 R의 표면을 주사한다. IFOV 20은 예를들어 마이너스와 풀러스 X방향을 향해 교대로 그리고 한 단계씩 플러스 Y방향으로 판 R을 이동시켜서 레티클판 R의 전표면을 주사한다.

표시번호 22는 레티클 패턴이므로 IFOV 20이 패턴 22를 횡단하여 주사될때 제1도의 영상감지기 3은 감지소자의 IFOV 20이 레티클 패턴 22의 일부를 주사할때 고진폭을 각각 갖는 1024개의 아나로그 신호들로 구성된 전자 출력 D1을 발생시킨다.

제1도에서, 신호들 D1은 아나로그/디지탈 변환기(A/D CONV) 4에 공급되어 각각 입력 아나로그 신호의 진폭에 대응하는 비트신호 1 또는 0으로 되는 디지탈 신호 D9으로 변환된다. 디지탈 신호들 D9은 제 1지연회로 (1st MEM) 15내에 공급되며 여기서 디지탈 신호들은 지연된다. 이러한 지연은 CPU 14로부터의 지령에 의해 수행되며, 결국 제1메모리(1st MEM) 5내에 기입될 신호들 D9과 CPU 14내에 제공되는 그들의 어드레스 신호들간의 타이밍이 조정된다.

이에 대해 뒤에서 상세히 설명하겠다.

1st DELAY 15로부터 지연된 디지탈 신호들 D3은 제 1메모리 (1st MEM)5에 공급되어 검출된 데이타로서 기억된다. 다른 한편 CPU 14는 자기테이프장치 (MT)를 제어하여 레티클 판 R에 대해 영상감지기 3의 주사와 동기하여 레티클 패턴의 설계된 데이타 신호들을 발생시킨다.

MT 7로부터의 디지탈 신호들 D2는 데이타 변환기(DATA CONV) 8로 공급되며 여기서 신호들 D2의 형식은 신호들 D9의 것과 동일한 형식으로 변환된다.

이것이 데이타형식 변화이다.

DATA CONV 8호부터의 변환된 신호들 D10은 제 2지연회로 (2nd DELAY) 16에 공급되며 여기서 신호들 D10은 상술한 동일 이유로 인해 지연된다. 2nd DELAY 16으로부터의 지연된 디지탈 신호들 D4는 제 2메모리(2nd DELAY)9에 공급되어 설계된 패턴데이타로서 기억된다. 1st MEM 5에 기억된 검출된 패턴 데이타와 2nd MEM9내에 기억된 설계된 패턴 데이타는 판독되어 CPU 14로부터의 지령에 의해 제 1디지탈/아나로그 변환기(1st D/A CONV)10과 제 2디지탈/아나로그 변환기(2nd D/A CONV)11로 각각 공급된다. 1st MEM 5와 2nd MEM9로부터 판독된 디지탈 신호들 D5와 D6는 각각 아나로그 신호들 D7과 D8로 변환되어 두 아나로그 신호들은 비교기(COMP) 12에 의해 상호 비교되어 결국 그들간에 차가 있을 경우 결함신호가 검사출력단자 13으로부터 얻어진다. 이때 비교를 위한 타이밍 신호는 CPU 14로 부터 COMP 12로 공급된다.

상술한 설명에서, 제1 및 제2메모리 5와 9내에 지연된 디지탈 신호들 D3와 D4를 각각 기억시키기 위해 CPU 14에서 어드레스 신호들을 제공하기 위한 방법은 설계딘 패턴데이타와 검출된 패턴 데이타를 비교하기 위해 중요하다. 왜냐하면 신호들 D3와 D4는 두 데이타가 상술한 바와같이 비교를 위해 간단히 판독될 수 있도록 그들의 옳바른 어드레스들을 갖는 제 1 및 2메모리들 5와 9 각각내의 메모리셀들내에 기억되어야만 하기 때문이다.

레티클 패턴은 검사대상물이므로 단지 주사하는 것에 의해 레티클 패턴 자세로부터 어드레스 정보를 얻는 것은 불가능하다. 그러나, 이것은 레티클 패턴으로서 레티클판의 표면상에 기준패턴을 인쇄함으로써 해결되었으며, 기준 패턴의 설계된 데이타는 자기 테이프내에 기억되어 표준 데이타로 사용된다.

즉, 실제 기준패턴으로부터 검출된 신호들은 설계된 기준패턴 데이타로부터 얻은 신호들과 동기화될 수 있으므로 검사하는 레티클 패턴의 어드레스 정보는 설계된 기준패턴신호들과 동기된 검출된 기준패턴 신호들로부터 얻어질 수 있다.

종래의 대표적인 기준패턴은 제3도에 도시되어 있다. 이 도면은 레티클 판의 표면 31의 평면도이다. 표면 31에서 레티클 패턴들 32A, 32B는 단일반도체 다이의 영역과 일치하는 쇄선에 의해 둘러쌓인 실제 패턴영역 34내에 형성되며, 기준패턴 33은 실제패턴 영역 34의 측면밖에 형성된다.

즉, 레티클 패턴들 32A와 32B는 4개의 측면들 33a, 33b, 33c와 33d 구성된 프레임의 형태를 갖는 기준패턴 33에 의해 둘러쌓여 있다. 표면 31은 제2도에 보인 바와같은 선형으로 배열된 감지소자들의 IFOV에 의해 실제로 주사된다.

그러나, 한 소자 IFOV(d(IFOV))의 경우에 대해 뒤에서 간략히 설명하겠다. (d(IFOV))가 제 3도에 보인 바와같이 주사라인 S1을 따라 주사할때 기준패턴 33c의 검출된 신호는 지점 P1에서 얻어지며, 검출된 신호는 간략하게＂검출된 기준신호＂로서 호칭된다. 검출된 기준신호로부터 주사선 S1을 따라 어드레스 신호들이 다음과 같이 얻어질수 있다.

즉, 제1및 2도에서, 검출된 기준신호는 A/D CONV 4를 통하여 1st DELAY 15와 CPU 14로 공급도며 동시에 MT7은 CPU 14의 제어하에 지점 P1에 대응하는 설계된 기준패턴 데이타의 신호를 발생시키며, 그 신호는 이후 ＂설계된 기준신호＂로서 호칭된다. 설계된 기준신호는 DATA CONV 8을 통하여 2nd DELAY 16과 CPU 14로 공급되며, CPU 14에서 검출된 기준신호는 동기화된 검출된 기준신호를 발생시키는 설계된 기준신호와 동기화된다. 지점 P1으로부터 주사선 S1을 따르는 어드레스 신호들은 CPU 14내에 제공된 클록신호를 사용하여 동기화된 검출된 기준신호로 부터 얻어져 CPU 14내의 메모리 장치내에 기억된다. 기억된 어드레스 신호들은 메모리 장치로부터 판독되어 1st MEM 5에 공급된다. 그리고 주사선 S1을 따라 얻어진 지연된 디지탈 신호들 D3는 CPU 14로부터 지령을 받아 어드레스 신호들에 의해 1st MEM 5내에 기입된다.

또 다른 주사선을 따르는 어드레스 신호들이 동일한 방식으로 얻어질 수 있다.

어드레스 신호들은 CPU 14내의 동일한 메모리 장치내에 기억되며, 그리고 주사선을 따라서 얻어진 지연된 디지탈 신호 D3는 CPU 14로부터 지령을 받아 어드레스 신호들에 의해 1st MEM 5내에 기억된다. 주사선 S1에 대응하는 주사선을 따라서 설계된 데이타의 어드레스 신호들이 또한 제공될 수 있으며 이는 CPU 14내의 다른 메모리장치에 기억된다. 그러나 동기화는 필요없다. 왜냐하면 설계된 기준신호 자체가 기준이 되기 때문이다. 어드레스 신호들은 2nd MEM 9에 공급되며, 그 지연된 디지탈 신호 D4는 CPU 14로부터 지령을 받아 어드레스 신호들에 의해 2nd MEM 9에 기억된다. 1st DELAY 15와 2nd DEALY 16은 기억시키기 위한 CPU 14내의 어드레스 신호들을 각각 1st MEM 5와 2nd MEM 9내에 제공하도록 타이밍을 조정하기 위해 디지탈 신호들 D9와 D10을 지연시켜주는 작용을 한다.

어떠한 종류의 형태라도 원리상 기준패턴으로서 사용될 수 있으며, 제3도내의 종래의 기준패턴 33은 가치가 있었다. 왜냐하면 기준패턴에 의해 X방향을 향하는 모든 주사에 대해 동기가 행해질 수 있기 때문이다. 그러나 최근에 레티클 패턴의 집적밀도가 높아져서 기준패턴 33은 다음과 같은 문제점을 갖고 있다.

1) CPU 14내의 어드레스 신호들에 대한 메모리장치의 용량이 엄청나게 증가하여 왔다.

2) 검사정밀성을 높게 유지시키기 어렵게 됐다. 왜냐하면 실제로 기준패턴들간의 간격이 고집적밀도를 갖는 레티클 패턴들에 비해 길어지기 때문이다.

3) 스테이지의 불규칙적인 주사운동으로 인해 검사의 오차가 발생하며, 그 오차는 검사의 오판으로서 기준패턴들의 간격동안 예를들어 제3도내의 주사선들 S1과 S2를 비교하는 동안 예를 들어 스테이지가 불규칙적인 이동을 할시에 발생하며, 주사선 S1상의 P1과 P11간의 간격에서의 불규칙적인 이동의 발생우려성은 주사선 S2상의 P2와 P21간의 간격에서의 것 보다 작다. 왜냐하면 전자의 간격은 후자의 간격보다 짧기 때문이다.

더우기, 레티클 패턴의 직교성은 기준패턴 33에 의해 검사하기가 어렵다. 왜냐하면 Y방향의 기준패턴들 33d와 33b가 너무 멀리 격리되어 있기 때문이다.

이러한 문제들은 만일 기준패턴들이 레티클 패턴 영역내에 분포될 경우 해결될 수 있다. 그러나, 이것은 실현 불가능한 것으로 생각되어 왔다. 왜냐하면 만일 기준패턴들이 레티클 패턴 영역내에 있을 경우 기준패턴이 일정한 패턴으로서 설계되기 때문에 레티클 패턴을 설계할 수 있는 자유성이 제한되고 레티클 패턴에 대한 많은 공간이 손실되기 때문이다.

그러므로 본 발명의 목적은 데이타비교 방법을 적용하는 검사장치의 CUP내에 사용된 메모리 장치들의 용량을 절약하기 위한 것이다.

다른 목적은 저렴한 비용으로 레티클 패턴의 검사시에 고정밀성을 유지하기 위한 것이다.

또 다른 목적은 레티클 패턴검사시에 스테이지의 불규칙적인 주사운동으로 인한 잘못된 거절의 발생을 피하기 위한 것이다.

또 다른 목적은 레티클 패턴의 직교성의 검사를 수행하기 위한 것이다.

본 발명은 기준패턴을 다수의 조각으로 분할하여 조각들의 간격을 짧게 해주어 레티클 패턴영역내에 광범위하게 조각들을 분포시킴으로써 행해질 수 있다. 레티클판상에 인쇄된 각 조각들의 크기는 작지만 주사시 검출되기에는 충분한 크기이며 반도체장치나 포토마스크상의 조각의 영상은 너무나 작아서 영상이 사실상 인쇄 될 수 없다. 왜냐하면 그의 크기는 반도체장치나 포토마스크의 제조를 위한 패턴닝공정에 사용되는 축소 광학시스템의 해상도에 제한을 받기 때문이다.

이하 첨부된 도면을 참고로 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.

본 발명은 반도체장치나 포토마스크상의 레티클 패턴의 패턴닝 또는 인쇄공정에서 다음과 같은 두가지 점으로부터 나온다. 즉, 첫째, 반도체장치나 포토마스크상의 레티클 패턴과 그의 인쇄패턴간에 5내지 10배 정도의 크기 차이가 있으며 둘째, 그들위에 레티클 패턴의 영상을 인쇄하기 위한 광학시스템은 인쇄가능 크기가 제한되는 소위 ＂해상도＂특성을 갖고 있다. 이러한 점들로 보아 기준패턴은 동일한 크기와 형태를 갖는 다수의 작은 조각들로 분할될 수 있으며, 그 크기는 레티클 패턴검사시에 검출되기에 충분하도록 그러나, 레티클 패턴닝 공정에서 축소 노출에 의해 반도체장치나 포토마스크상에 인쇄되지 않도록 결정될 수 있다. 그러므로, 이후,＂기준패턴들＂로서 간단히 호칭될 기준패턴 조각들은 레티클판상의 어떤위치에나 심지어 레티클 패턴에 조차 분포될 수 있으므로 기준패턴들은 아주 조밀하게 배치될 수 있다.

이 기준패턴은 레티클 패턴이 없는 공간내에서는 레티클 패턴과 같이 불투명패턴이 되고 또한 레티클 패턴내에서는 투명패턴이 되도록 레티클 판상에 표시될 수 있다.

제4도는 본 발명의 기준 패턴들의 일시시예를 나타낸다. 도면에서, 다수의 작은 조각(십자형 표시)은 레티클판 R의 표면상의 쇄선으로 둘러쌓인 실제 패턴영역 45내에 광범위하게 분표된 기준패턴들이다. 기준패턴들 43은 가로와 세로방향으로 간격들 d1과 d2를 갖고 규칙적으로 배열되어 있다.

표시번호들 42A와 42B는 기준패턴들이 인쇄된 레티클 패턴이다. 기준패턴들 43의 각 조각은 동일형태와 크기를 가지며 그 크기는 작기 때문에 상기 조건들을 만족시킨다. 기준패턴은 원칙적으로 아무런 형태를 취할 수도 있다. 제5도는 본 발명의 일실시예로서 십자형상의 패턴을 나타낸다. 제5A도와 5B도는 불투명하고 투명한 패턴들을 각각 나타내는 것으로 도면들에서 십자 빗금부분들은 광학적으로 불투명하다.

각 삽자선의 폭(W)은 만일 반도체 또는 포토마스크 기판상의 레티클 패턴을 투영하기 위한 축소 광학시스템의 축소율이 1/5일 경우 1미크론 이하이어야만 하며 또한 축소율이 1/10일 경우 2미크론 이하가 되어야만 하며, 각 십자의 길이는 제5도에서는 100미크론 이지만 어떤 길이로도 할수 있다.

제6도는 레티클 판R의 표면 44가 어떻게 주사되는가를 나타내주는 것으로 기준패턴 43과 레티클 패턴42가 인쇄된 레티클 판 R의 표면 44부분을 보여주고 있다. 표시심볼 S는 화살표 23,24 및 25에 의해 보인 바와 같이 표면 44의 끝에서 끝으로 지그자그로 패턴을 기입하는 IFOV 20을 X방향으로 진행시킴으로써 주어지는 누사선을 나타내는 것으로 여기서 IFOV 20은 예를들어 1024개의 d(IFOV)로 구성되어 있다.

기준패턴들 43은 가로와 세로간격 d1과 d2를 두고 표면 44상에 규칙적으로 배치되어 있다. 주사선 S의 세로간격 d2와 폭 21간에는 상관관계가 있는데 , 폭 21은 간격 d2보다 약간 더 크다. 예를 들어 폭 21이 1.1mm이고, 간격이 mm이면 IFOV 20의 적어도 하나의 d(IFOV)는 기준패턴 43을 주사한다. d(IFOV)가 기준패턴 43A위를 주사할때 기준패턴 43a에 대응하는 설계된 기준패턴의 설계된 기준신호와 CPU 14내에서 동기화되며, 패턴 43a의 동기화된 검출된 기준신호는 43a와 43b를 각각 포함하는 주사선 S로서 횡단하는 두선들과 폭 21에 의해 제한된 영역내의 다른 검출된 신호들에 대한 어드레스 신호들을 나타낸다. 동일한 방식으로, 기준패턴들 43b와 43c를 포함하는 횡선들과 기준패턴들 43d와 43e를 포함하는 횡선들에 의해 제한된 주사선 S의 영역내의 모든 다른 어드레스 신호들은 CPU 14내에서 각 기준패턴 43b와 43d의 동기화되어 검출된 기준신호에 의해 결정된다. 그러므로, 레티클 패턴42로부터 검출된 모든 신호들에대한 어드레스들이 지정되므로 그에 따라 검출된 신호들이 1st MEM 5에 정확히 기억될수 있어 결국 레티클 패턴이루어지는 그에 대응하는 설계된 레티클 패턴 데이타와 비교에 의하여 검사될 수 있다.

본 발명과 종래의 기준패턴들을 비교하면 다음과 같은 것이 명백해진다.

즉, 본 발명의 검출신호들의 어드레스 신호들을 제공하기 위한 CPU 14내의 메모리 소자들의 수는 종래기술의 것들보다 작다. 왜냐하면 본 발명에서 기준패턴의 X방향간격은 종래의 것보다 작기 때문이다.

본 발명의 고집적도를 갖는 레티클 패턴에 대한 검사정밀성을 종래의 것보다 더 높다. 왜냐하면, 본 발명의 레티클 패턴을 검출하기 위한 해상도는 메모리 소자수의 제한에 있어서 종래의 것보다 더 증가될 수 있기 때문이며 본 발명의 스테이지의 불규칙적인 이동으로 인한 검사의 잘못된 불합격 판정발생수가 종래의 것보다 적다. 왜냐하면본 발명의 기준패턴들의 X방향 간격이 종래의 것보다 작기 때문이며 , 그리고 레티클 패턴의 직교의 검사는 본 발명에 의해 쉽게 행해질 수 있다. 왜냐하면 본 발명의 레티클 패턴들의 Y방향 간격이 종래보다 작기 때문이다.

제5도에 보인 바와같이 각 기준패턴 43의 크기가 작기 때문에 기준패턴은 반도체 또는 포토마스크 기관상에 인쇄된 레티클 패턴상에 나타나지 않는다. 예를들어 제5도에서, 기준패턴의 폭 W가 1미크론이기 때문에 폭W의 노출영상의 크기는 만일 광학시스템의 축소율이 1/5일 경우 이론적으로 0.2미크론이 된다. 그러나, 이 0.2미크론은 축소 광학시스템의 해상력보다 작다. 즉, 해상력은 약 1미크론이다. 이는 실제로 1미크론의 폭 W가 기판상에 인쇄된 패턴에 영향을 주지않는다는 것을 의미한다. 폭 W는 축소율이 1/10일 경우 2미크론을 취할 수 있다.

Claims (10)

1. 레티클판(R)과, 상기 레티클판(R)의 표면(44)상의 실제의 패턴영역(45)내에 형성된 레티클 패턴(42)과, 그리고 상기 패턴닝 공얻시에 수행되는 축소 노출의 해상력 제한을 받는 크기를 갖는 것으로 상기 레티클 패턴(42)과 함께 상기 표면 (44)상의 상기 실제의 패턴영역(45)내에 형성되는 기준패턴(43)으로 구성되는 것이 특징인 반도체장치 제조에 사용되는 레티클.
2. 제1항에서, 상기 레티클판(R)은 광학적으로 투명하며, 상기 레티클 패턴(42)은 광학적으로 불투명하며, 그리고 상기 기준패턴(43)은 레티클 패턴(42)이 존재하지 않는 상기 레티클판(R)상의 광학적으로 불투명한 패턴과 상기 레티클 패턴(42)상의 광학적으로 투명한 패턴으로 구성되는 것이 특징인 반도체 장치 제조에 사용되는 레티클.
3. 제2항에서, 상기 기준패턴(43)은 상기 패턴닝 공정시에 행해지는 축소노출의 해상력 제한을 받는 동일한 형상과 크기를 각각 갖는 다수의 기준패턴 조각(43a,43b,43c 및 43d)들로 구성되며, 그리고 상기 기준 패턴 조각(43a,43b,43c 및 43d)들은 가로방향으로 동일한 제 1간격(d1)과 세로방향으로 동일한 제 2간격(d2)으로 상기 표면 (44)상에 배열되는 것이 특징인 반도체 장치 제조에 사용되는 레티클.
4. 반도체장치 제조용 패턴용 공정에 적용되며 또한 레티클판 (R)상에 형성되는 레티클 패턴(42)을 검출하기 위한 방법에 있어서, 상기 레티클판(R)의 표면(44)상의 실제의 패턴영역(45)내에 상기 레티클 패턴(42)과 기준패턴(43)을 형성하되, 상기 기준패턴(43)은 상기 패턴닝 공정시에 행해지는 축소노출의 해상력 제한을 받는 크기를 갖는 단계와, 검출 레티클 패턴신호들과 검출 기준패턴 신호들을 각각 발생시키기 위해 영상감지장치의 동시 검출가능영역(IFOV)을 광학적으로 주사함으로써 각각 상기 레티클 패턴(42)과 상기 기준패턴(43)을 검출하는 단계와, 상기 검출된 상기 검출된 기준패턴 신호들을 설계된 기준패턴 데이타로부터 얻은 설계된 기준패턴신호들과 개별적으로동기화시키는 단계와, 그리고 상기 검출된 레티클 패턴 데이타를 설계된 레티클 패턴데이타와 비교하는 단계를 포함하는 것이 특징인 레티클 패턴검사방법.
5. 제4항에서, 상기 레티클 패턴(42)은 상기 패턴닝 공정시에 수행되는 축소노출의 해상력 제한을 받는 동일형상과 동일크기를 각각 갖는 다수의 기준패턴 조작들로 구성되며, 그리고 상기 기준패턴 조각들은 가로 방향으로 동일한 제1간격(d1) 세로방향으로 동일한 제2간격(d2)으로 상기 표면상에 배열되어 있는 것이 특징인 레티클 패턴 검사방법.
6. 제5항에서, 상기 영상감지기는 배열방향이 상기 주사방향에 대해 수직인 다수의 선형으로 배열된 감지소자들로 구성되며, 그리고 상기 제2간격(d2)은 상기 선형으로 배열된 감지소자들의 동시 검출 가능영역의 길이보다 작은 것이 특징인 레티클 패턴 검사방법.
7. 제4항 또는 5항 또는 6항중 어느 한 항에서, 상기 레티클판(R)은 광학적으로 투명하며, 상기 레티클 패턴(42)은 광학적으로 불투명하며, 상기 기준패턴은 레티클 패턴이 존재하지 않는 상기 레티클판(R)상의 광학적으로 불투명한 패턴과 상기 레티클 패턴(42)상의 광학적으로 투명한 패턴으로 구성되는 것이 특징인 레티클 패턴 검사방법.
8. 패턴닝 공정을 적용하는 반도체장치를 제조하기 위한 방법에 있어서, 레티클판(R)제공하는 단계와, 상기 레티클판(R)의 표면(44)상의 실제의 패턴영역(45)내에 레티클 패턴(42)을 형성하는 단계와, 상기 패턴닝 공정시에 행해지는 축소노출의 해상력 제한을 받는 크기를 갖는 상기 레티클 패턴(42)과 함께 상기 표면(44)상의 상기 실제의 패턴영역(45)내에 기준패턴(43)을 형성하는 단계와 상기 기준패턴(43)으로부터 검출된 기준신호들을 검출하고 그리고 상기 검출된 기준신호들을 실제된 기준패턴 데이타로부터 얻은 설계된 기준신호들과 동기화시킴으로써 상기 표면(44)상에 형성된 상기 레티클 패턴(42)를 검사하는 단계와, 그리고 상기 패턴닝 공정시에 공학축소노출에 의해 상기 반도체 장치의 노출된 기판상에 상기 레티클 패턴(42)의 영상을 인쇄하는 단계를 포함하는 것이 특징인 패턴닝 공정적용 반도체장치 제조방법.
9. 제8항에서, 상기 노출된 기판은 반도체기간을 구성하는 것이 특징인 패턴닝 공정 적용 반도체장치 제조방법.
10. 제8항에서, 상기 노출된 기판은 포토마스크 기판을 구성하는 것이 특징인 패턴닝 공정 적용 반도체장치 제조방법.

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