KR900001272B1

KR900001272B1 - Manufacture of semiconductor device for pattern formation

Info

Publication number: KR900001272B1
Application number: KR1019870012161A
Authority: KR
Inventors: 박한수; 윤희선; 오창식
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1987-10-31
Filing date: 1987-10-31
Publication date: 1990-03-05
Also published as: KR890007361A

Abstract

(1) forming a certain film (a) on th upper part of an insulation film on the semiconductor substrate; (2) spreading a carbide over the film (a); (3) forming a photoresist pattern on the above carbide; (4) reflowing the above photoresist; and (5) forming the pattern over the carbide.

Description

Autoresist Forming Method in Wiring Structure of Semiconductor Device

제1a도는 종래 제조방법에 의한 웨이퍼의 단면도.1A is a cross-sectional view of a wafer by a conventional manufacturing method.

제1b도는 종래 제조방법에 의한 웨이퍼의 평면도.1B is a plan view of a wafer by a conventional manufacturing method.

제2a도는 본 발명에 따른 수직구조도.Figure 2a is a vertical structure according to the present invention.

제2b도는 본 발명에 따른 공정중의 수평구조도.Figure 2b is a horizontal structure diagram during the process according to the present invention.

제2c도는 본 발명에 따른 공정중의 수평구조도.Figure 2c is a horizontal structural diagram of the process in accordance with the present invention.

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 제조공정중 다층의 패턴위에 배선을 형성하는 사진(Photo) 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a photo process for forming wiring on a multilayer pattern in a semiconductor manufacturing process.

현재 반도체 장치의 제조분야에 있어서 소자를 점점 고집적화 함에 따라 사진공정에 의해 형성되는 배선패턴의 최소선폭 및 선간 간격이 1㎛이하로 줄어들고 또한 실리콘 기판상의 면적 이용율을 향상시키기 위해 사진공정을 집중적으로 개발하고 있는 추세에 있다.As the device is increasingly integrated in the manufacturing field of semiconductor devices, the photolithography process is intensively developed to reduce the minimum line width and line spacing of the wiring pattern formed by the photolithography process to less than 1 μm and improve the area utilization on the silicon substrate. There is a trend.

제1a도는 종래 한실시예의 사진공정 후 웨이퍼의 단면도를 나타낸 도면이고 제1b도는 종래 한실시예의 사진공정 후 웨이퍼의 평면도를 보인 것이다. 통상적으로 사진공정은 제1a도에 도시한 바와 같이 반도체 기판(1)상에 산화절연막(2)을 형성하고 그 상부에 1도전막(3)이 형성된 웨이퍼상에 포토레지스트(4)를 도포하고 마스크 물질을 사용하여 자외선에 노광하고 다음으로 현상을 하여 포토레지스트 패턴을 형성하는 것이다.FIG. 1A illustrates a cross-sectional view of a wafer after a photolithography process of a conventional embodiment, and FIG. 1B illustrates a plan view of a wafer after a photolithography process of a conventional embodiment. In general, the photolithography process involves forming an oxide insulating film 2 on the semiconductor substrate 1 and coating the photoresist 4 on the wafer on which the first conductive film 3 is formed. The mask material is exposed to ultraviolet light and then developed to form a photoresist pattern.

상기 제1a도와 같이 단자가 있는 웨이퍼상에 포토레지스트 패턴을 형성하게 되면 원하는 마스크 물질과 동일한 패턴이 형성되지 않고 단차에따라 포토레지스트 넓이가 변하게 된다. 즉, 사진작업시 같은 넓이의 마스크 물질을 사용하더라도 기판의 단차에 의해 영역(a)과 같이 높은 부분, 영역(b)와 같이 경사부분, 영역(c)와 같이 낮은 부분에 포토레지스트 도포시 포토레지스트의 두께가 달라지고 노광시 각 포토레지스트 부분의 광의 조사량이 달라지므로 실제 형성되는 포토레지스트 패턴의 넓이가 달라진다.When the photoresist pattern is formed on the wafer with the terminal as shown in FIG. 1A, the same pattern as the desired mask material is not formed, and the photoresist width is changed according to the step. That is, even when the mask material of the same width is used in the photographing operation, the photoresist is applied when the photoresist is applied to the high portion as in the region (a), the inclined portion as in the region (b), and the low portion as the region (c) by the step of the substrate. Since the thickness of the resist is different and the amount of light of each photoresist portion is exposed during exposure, the width of the photoresist pattern actually formed is changed.

따라서 영역(c)에서는 좀더 두꺼워지고, 영역(a)에서는 좁아지며 높이가 변하는 부분(5)(6)에서는 또 다르게 형성되어져서 반도체가 고집적화 될수록 반도체 특성에 심각한 영향을 미치게 된다. 또한 반도체 소자가 고집적화됨에 따라 배선의 패턴이 점점 작아지게 되어 실제 만들고자 하는 목표값과 비교할 때 큰차가 생겨 비록 포토레지스트 패턴대로 제1도전막을 에칭하여 배선의 패턴을 형성했다 하더라도 단차 부근에서는 포토레지스트 패턴의 손실뿐 아니라 배선의 패턴도 손상이 될 수 있어서 실제의 반도체 공정에서는 쓸 수 없다.Therefore, the thicker the region (c), the narrower in the region (a) and the different heights are formed in the portions (5) and (6) of varying heights, so that the more integrated the semiconductor, the more seriously affects the semiconductor characteristics. In addition, as semiconductor devices become more integrated, wiring patterns become smaller and larger, resulting in a large difference in comparison with the target values to be made. In addition to the loss of, wiring patterns can be damaged and cannot be used in the actual semiconductor process.

종래의 사진공정은 단차가 큰 실리콘 기판위에 1.4㎛의 배선 패턴을 형성하는데 사진공정후 배선 패턴을 형성하면 반드시 이 값에 대해 ＋0.1㎛의 변화가 생긴다. 배선 패턴의 값이 1.4㎛일 때 0.1㎛의 변화는 7%에 불과하지만 배선 패턴이 0.8㎛일 경우 0.1㎛의 변화는 12.5%가 된다. 그러므로 종래 사진공정으로 1㎛이하의 배선 패턴을 단차가 있는 실리콘 기판상에 형성할 경우 단차에 의해 배선이 줄어들거나 심지어는 배선이 절단되는 문제가 발생했었다.In the conventional photolithography process, a wiring pattern of 1.4 mu m is formed on a silicon substrate having a large step, and if the wiring pattern is formed after the photo process, a change of +0.1 mu m is always generated with respect to this value. When the value of the wiring pattern is 1.4 μm, the change of 0.1 μm is only 7%, but when the wiring pattern is 0.8 μm, the change of 0.1 μm is 12.5%. Therefore, when a wiring pattern of 1 μm or less is formed on a silicon substrate having a step by a conventional photo process, there is a problem that the wire is reduced or even the wire is cut by the step.

상기 문제점은 본원 출원인에 의해 출원된 87-6730에 나타낸 바와 같이 포토레지스트 패턴 형성후 소정의 고온에서 베이킹(Baking)하여 리플로우 시킴으로써 어느정도 보상할 수 있었으나 상기 실시예에서 제1도전막의 마찰계수가 큰 경우 즉, 제1도전막의 그레인 사이즈(Grain size)가 클경우 큰 효과를 기대할 수 없었다. 따라서 본 발명의 목적은 포토레지스트 하부층의 물질과 단차에 관계없이 배선 패턴 크기의 변화를 최소로 하는 반도체 장치의 제조방법을 제공함에 있다.The problem can be compensated to some extent by baking and reflowing at a predetermined high temperature after forming the photoresist pattern as shown in 87-6730 filed by the applicant of the present application, but in this embodiment, the friction coefficient of the first conductive film is large. In other words, when the grain size of the first conductive film is large, a great effect could not be expected. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device which minimizes the change in wiring pattern size irrespective of the step and the material of the photoresist underlayer.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 장치의 제조방법에 있어서, 반도체 기판상의 절연막 상부에 소정막을 형성하는 제1공정과, 상기 막상에 사이클로펜타논과 메솔카페톨로 구성된 평탄화 물질을 도포하는 제2공정과, 상기 평탄화 물질상부에 포토레지스트 패턴을 형성하는 제3공정과, 상기 포토레지스트를 리플로우시키는 제4공정과, 상기 평탄화물질의 패턴을 형성하는 제5공정을 구비하여 상기 공정의 연속으로 마스크 패턴을 형성함을 특징으로 한다.In order to achieve the object of the present invention as described above, the present invention provides a method for manufacturing a semiconductor device, comprising: a first step of forming a predetermined film on an insulating film on a semiconductor substrate; and a planarizing material comprising cyclopentanone and mesocapitol on the film. A second step of applying a photoresist, a third step of forming a photoresist pattern on the planarization material, a fourth step of reflowing the photoresist, and a fifth step of forming a pattern of the planarization material; Forming a mask pattern in a continuous process of the above.

이하 본 발명을 첨부한 도면을 참조하여 실시예를 들어 상세히 설명한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

본 발명의 제조방법은 절연막(11)이 형성된 실리콘 반도체기판(10)상에 도전막(12)을 도포한 후 아래와 같은 방법으로 상기 도전막(12)의 패턴을 형성한다.In the manufacturing method of the present invention, after the conductive film 12 is coated on the silicon semiconductor substrate 10 on which the insulating film 11 is formed, the pattern of the conductive film 12 is formed in the following manner.

먼저 상기 도전막(12)상에 사이클로펜타논(Cyclopentanane)과 메솔카페톨(Methol Carpethol)로 구성되는 평탄화물질(13)을 형성하고 200℃-400℃의 온도에서 베이킹(Baking)을 하면 상기 평탄화물질(13)은 제2a도와 같이 평탄하게 형성된다. 상기 평탄화물질은 200㎚이하의 파장을 갖는 빛에 의해 감광되며 열에 의해 평탄화되는 특성을 갖고 있다.First, a planarization material 13 composed of cyclopentanone and methol carpethol is formed on the conductive layer 12, and the planarization is performed by baking at a temperature of 200 ° C-400 ° C. The material 13 is formed flat as shown in FIG. 2A. The flattening material is exposed to light having a wavelength of 200 nm or less and has a property of being flattened by heat.

상기와 같이 평탄해진 평탄화물질(13) 상부에 통상의 포토레지스트(14)를 형성하고 통상의 방법으로 소정 영역을 자외선에 노광하고 현상하여 포토레지스트 패턴(15)을 형성한다. 상기와 같이 형성된 패턴은 제2b도에 나타낸 바와 같이 기판의 단차에 관계없이 일정한 크기의 패턴을 갖는다.The photoresist 14 is formed on the planarization material 13 flattened as described above, and the photoresist pattern 15 is formed by exposing and developing a predetermined region to ultraviolet rays by a conventional method. The pattern formed as above has a constant size pattern as shown in FIG. 2B regardless of the step difference of the substrate.

그 다음 상기 포토레지스트 패턴을 소정온도에서 베이킹하여 리폴로우(Reflow) 시키면 기판 표면에는 제2c도와 같이 하부기판의 단차와 물질에 무관하게 패턴크기가 일정한 리플로우된 포토레지스트 패턴(16)이 형성된다. 그 다음 상기 포토레지스트 패턴에 따라 상기 평탄화물질의 패턴을 형성하게 되는데 평탄화물질의 패턴형성은 상기 포토레지스트 패턴(16)을 식각마스크로 하여 건식식각을 하여 형성할 수도 있고 또한 통상의 포토레지스트는 감광되지 않는 200㎚이하의 짧은 파장을 갖는 빛에 노광하고 현상하여 형성할 수도 있다.Then, when the photoresist pattern is baked and reflowed at a predetermined temperature, a reflowed photoresist pattern 16 having a constant pattern size is formed on the surface of the substrate irrespective of the step and the material of the lower substrate as shown in FIG. 2C. do. Then, a pattern of the planarization material is formed according to the photoresist pattern. The patterning of the planarization material may be formed by dry etching using the photoresist pattern 16 as an etch mask, and a conventional photoresist is photosensitive. It may be formed by exposing and developing to light having a short wavelength of 200 nm or less.

그 다음 상기 형성된 평탄화물질과 포토레지스트의 마스크 패턴을 식각마스크로 하여 도전막을 식각한 후 상기 포토레지스트와 평탄화물질을 제거하여 원하는 도전막의 패턴을 형성할 수 있다.Next, the conductive layer is etched using the formed planarization material and the photoresist mask pattern as an etch mask, and then the photoresist and the planarization material are removed to form a desired conductive film pattern.

상술한 바와 같이 본 발명은 단차가 있는 기판상에 도전막 패턴을 형성할때 도전막상에 베이킹으로 평탄화되며 포토레지스트와 다른 빛의 파장에서 감광되는 특성을 갖는 평탄화물질을 형성하고 그 위에 포토레지스트 패턴을 형성한 후 평탄화물질의 패턴을 형성하고 도전막의 패턴을 형성함으로써 사진공정 작업시 단차에 의한 패턴형성 크기변화를 종래 방법보다 줄여 반도체 장치의 특성을 향상시킬 수 있다.As described above, in the present invention, when the conductive film pattern is formed on the stepped substrate, the flattening material is flattened by baking on the conductive film, and has a flattening material having a characteristic of being exposed at a wavelength of light different from that of the photoresist. After forming a pattern of the planarization material and a pattern of the conductive film, the size change of the pattern formation due to the step in the photolithography process can be reduced compared to the conventional method, thereby improving the characteristics of the semiconductor device.

또한 본 발명은 포토레지스트 패턴형성 후 리플로우 공정을 추가함으로써 평탄화물질 하부층의 물질과 단차에 관계없이 종래 사진공정 능력을 넘어선 패턴을 형성할 수 있으며 사진공정후 식각공정에서 발생되는 식각스큐(Skew)를 보상할 수 있는 이점이 있다.In addition, according to the present invention, by adding a reflow process after forming the photoresist pattern, a pattern beyond the conventional photo process capability can be formed regardless of the level of the material and the level of the lower layer of the planarization material, and the etching skew generated in the etching process after the photo process There is an advantage to compensate.

Claims

In the method of forming a photoresist in a wiring structure of a semiconductor device, a first step of forming a predetermined film 12 over an insulating film 11 on a semiconductor substrate 10, and cyclopentanone and mesol on the film 12. A second process of applying the planarization material 13 composed of caffeitol, a third process of forming the photoresist pattern 15 on the planarization material 13, and a process of reflowing the photoresist 15. And a fourth step of forming a pattern of the planarization material, wherein the mask pattern is formed continuously in the step.